Caracterização de capacitores de derivação

Eu estava lendo algumas postagens, incluindo capas de desacoplamento e esta nota sobre o aplicativo Xilinx Power Distribution Network .

Eu tenho uma pergunta sobre valores de capacitores em um sistema de distribuição de energia. Infelizmente, acredito que tenho que dar um pouco de conhecimento antes de poder fazer essa pergunta.

Conforme declarado no post do fórum e no aplicativo, a geometria física de um capacitor determina a auto-indutância. No caso de desacoplamento, o capacitor pode ser modelado como uma pequena fonte de alimentação com resistência interna, indutância e capacitância. No domínio da frequência, a visão da impedância interna do capacitor é uma "calha", onde o início (zero) da calha é ditado pelo valor da capacitância e o final (polo) é da indutância parasitária. O ponto mais baixo da calha é definido pela resistência parasitária ou pelo valor mais baixo da frequência de ressonância da combinação LC do valor do capacitor / indutância parasitária (o que produz uma impedância mais alta).

A seguir, é apresentada uma imagem que ilustra as características de um capacitor

insira a descrição da imagem aqui

aqui está a equação para a frequência de ressonância. -Obrigado por capturar esse Olin

\frac{1}{2 π \sqrt{eu \times C}}

$\frac{1}{2\pi \sqrt{L \times C}}$

Por esse raciocínio, pode-se escolher o maior capacitor de tamanho no tamanho de pacote fornecido, por exemplo 0402, e as propriedades do polo não serão alteradas e apenas o zero será movido para uma frequência mais baixa (na imagem, a inclinação descendente seria movido para a esquerda para valores de capacitores grandes), permitindo que uma largura de banda mais ampla seja ignorada. O pólo ressonante que define a porção superior do capacitor deve abranger qualquer capacitor de valor mais alto do mesmo tamanho de embalagem.

Posteriormente, na nota do aplicativo, há uma seção chamada "Colocação de capacitor", onde, conforme descrito na resposta de Olin, a eficácia do capacitor não se refere apenas à indutância da tampa, mas também tem a ver com a colocação da tampa. . Em termos coloquiais, o problema é este: à medida que um CI começa a consumir mais energia, a tensão começa a diminuir, o tempo que leva para que essa queda seja vista pelo capacitor de desacoplamento é determinado pela velocidade de propagação do material que o sinal (tensão gota) deve viajar, basicamente mais perto é melhor. Um exemplo é feito na nota do aplicativo, que é a seguinte

Capacitor de chip cerâmico 0.001uF X7R, pacote 0402 Lis = 1,6 nH (indutância teórica da auto-indutância parasitária e indutância da placa)

A frequência de ressonância na qual o capacitor tem a menor impedância é dada como

F r Eu s = \frac{1}{2 π \sqrt{eu \times C}}

$Fris = \frac{1}{2\pi \sqrt{L \times C}}$

F r Eu s = \frac{1}{2 π \sqrt{1.6 \times 10^{-} 9 \times 0,001 \times 10^{-} 6}} = 125,8 M H z

$Fris = \frac{1}{2\pi \sqrt{1.6\times10^-9 \times 0.001\times10^-6}} = 125.8MHz$

O período desta frequência é Tris

T r Eu s = \frac{1}{F r Eu s}

$Tris = \frac{1}{Fris}$

T r Eu s = \frac{1}{125,8 \times 10^{6}} = 7,95 n s

$Tris = \frac{1}{125.8\times10^6} = 7.95ns$

Para que um capacitor seja eficaz, ele precisa responder mais rapidamente do que a tensão pode cair em um pino. Se a queda de tensão ocorrer mais rápido do que 7,95ns, haverá algum tempo entre a queda no pino e a capacidade dos capacitores de responder a essa queda que se manifesta nos picos de tensão, é possível reduzir a tensão a um ponto de escurecimento, ou redefinir. Para que o capacitor permaneça eficaz, a mudança de tensão deve ocorrer a uma taxa mais lenta do que uma fração do período ressonante (Tris). Para quantizar essa afirmação, o tempo de resposta efetivo aceito de um capacitor é 1/40 da frequência de ressonância, portanto a frequência efetiva desse capacitor é realmente

E f f e c t Eu v e F r Eu s = \frac{125,8 \times 10^{6}}{40.} = 3.145 M H z

$Effective Fris = \frac{125.8\times10^6}{40} = 3.145MHz$

ou o capacitor poderá cobrir uma queda que ocorre durante um período de 0,318 uS.

E f f e c t Eu v e T r Eu s = \frac{1}{3.145 \times 10^{6}} = .318 você s

$Effective Tris = \frac{1}{3.145\times10^6} = .318us$

Infelizmente, um capacitor geralmente não pode ser colocado em cima de um pino, portanto há outro atraso contribuído pelo material de que a PCB é composta. Esse atraso pode ser modelado como uma velocidade de propagação do material. Na nota do aplicativo, a velocidade de propagação de um dielétrico FR4 padrão é de 166ps por polegada.

Usando o período de ressonância efetivo (Tris) de cima e a velocidade de propagação do material, podemos encontrar a distância em que o capacitor permanece efetivo nos Fris efetivos.

D Eu s t uma n c e (x) = \frac{t Eu m e (t)}{s p e e d (\frac{t}{x})}

$Distance(x) = \frac{time(t)}{speed(\frac{t}{x})}$

D Eu s t uma n c e (x) = \frac{.318 \times 10^{-} 6}{1,66 \times 10^{-} 12} = 1,20 Eu n

$Distance(x) = \frac{.318\times10^-6}{1.66\times10^-12} = 1.20in$ ou cerca de 3.0cm

Finalmente eu posso fazer minha pergunta!

Como o tamanho da embalagem é a parte da tampa que mitiga o pólo ou o limite superior da impedância da fonte de alimentação modelada, não deveria importar se eu usaria uma embalagem com tampa de 0,001uF 0402 ou um capacitor de 0,47uF 0402 pacote. Um método melhor para determinar os Fris da tampa é encontrar a frequência na qual a resistência interna ou a capacitância efetiva cruza com o polo (o que for maior). Isso está correto? ou há algum outro fator que eu não levei em consideração?

capacitor frequency decoupling-capacitor Dave
fonte

Uau! E, em seguida, dizer que basta colocar uma tampa 100nF :-)

Federico Russo

Seu cálculo de frequência ressonante está faltando uma raiz quadrada. Deve ser F = 1 / (2 Pi sqrt (LC)).

Olin Lathrop

Tamanho é importante. A tampa de 1nF pode não conter energia suficiente para superar a queda. Você precisará saber que tipo de corrente causa a queda e sua duração.

22611 stevenvh #

@Olin Lathrop. Woops obrigado! Bem, a reputação me vence de novo, não consigo editar o post sem 10 ... se eu chegar lá, vou consertar.

Dave

@Dave: "um tempo efetivo de resposta aceito de um capacitor é 1/40 do período de ressonância", mas você divide a frequência por 40. Dividindo o período = frequência multiplicadora.

Federico Russo

Meu livro de eletrônica favorito é " Design Digital de Alta Velocidade: Um Manual de Magia Negra ". Eu recomendo este livro. Parece caro, mas vale totalmente o dinheiro. Este livro tem 12 páginas sobre como escolher uma tampa de derivação! O autor, Howard Johnson, também ministra algumas aulas com capas de desacoplamento como um dos tópicos.

Algumas coisas importantes que aprendi ao longo dos anos, e que foram apoiadas por este livro, são que as "práticas padrão" com tampas de desacoplamento quase sempre estão erradas e há mais arte do que ciência quando se trata de escolher e encaminhar .

Existem muitos cálculos que você pode fazer em relação aos limites de desacoplamento, mas muitos deles não são precisos devido a muitas coisas. As próprias tampas variam muito (especialmente as mais altas dielétricas como X7R). O layout da PCB muda bastante as coisas (e você precisará pensar em 3-D para esta). Temperatura e voltagem mudarão o comportamento das tampas. Uma única tampa se comportará como uma "tampa de suavização da fonte de alimentação" e uma "tampa de desvio de retorno do sinal CA". Etc.

O que Johnson fez foi, depois de muita experimentação, descobrir que a indutância é o fator mais importante e encobre quase todas as outras considerações. Portanto, o objetivo ao selecionar e colocar tampas de desacoplamento é usar muitas tampas fisicamente pequenas, com o maior valor prático, e encaminhá-las para que a indutância total seja a mais baixa possível.

O ideal seria usar lotes de cápsulas de 0,1 uF em um pacote 0402. Coloque-os sob o chip na parte traseira da PCB. A tampa deve ser roteada como na imagem abaixo. E as vias vão diretamente para os planos de força / terra (não para os pinos de força do chip, pois isso normalmente aumentaria a indutância). Se você colocar a tampa sob o chip, às vezes poderá compartilhar a mesma via sem problemas.

layout adequado da tampa de desacoplamento

A razão pela qual uma tampa de 0,1 uF foi escolhida é porque é a mais alta prática em um pacote 0402. O motivo pelo qual 0402 foi escolhido é o menor tamanho prático, e você deseja usar muitos deles para reduzir o ESL / ESR efetivo. É claro que todas as apostas serão canceladas se você tiver um PCB de 2 camadas sem planos de força e terra.

Eu não quero menosprezar o uso da matemática, isso é importante, mas a complexidade dos caminhos de desacoplamento da fonte de alimentação e de retorno de CA geralmente torna a matemática não tão prática no mundo real. No mundo real, uma "regra de ouro" realmente ajuda. Das muitas regras práticas para esse tópico, apenas Howard Johnson provou que as outras regras não funcionam e forneceu essa regra melhor. Minhas experiências e experiências mostraram que isso é verdade.

fonte

Sim, as equações são importantes desde que você se lembre de multiplicar por zero e adicionar a quantidade apropriada no final.

21711 Olin Lathrop

@Olin Lathrop Doh! Eu tenho DIVIDIDO por zero, não MULTIPLICANDO. Por isso nunca funcionou para mim!

As tampas de derivação servem para minimizar quedas locais no VDD-VSS e também para minimizar oscilações na corrente de suprimento principal. Desde que o VDD-VSS não caia tanto a ponto de causar problemas, outras reduções nas oscilações da corrente de suprimento tendem a ser mais úteis do que as reduções nos quedas do VDD-VSS (uma vez que o primeiro causa EMI). Eu esperaria que ter o limite de desvio entre o plano de terra e os cabos de suprimento do chip seria ideal para redução de EMI; você concorda com isso?

supercat 13/06

@ supercat eu não segui completamente. As tampas diretamente nos pinos de alimentação / corrente reduzirão o EMI relacionado à energia, mas aumentam o EMI devido ao aumento da área de loop dos sinais, mais seu caminho de retorno. Se eu tivesse que escolher entre tampas nos pinos ou tampas com vias para os aviões, eu iria com vias para os aviões. Se você colocar tampas na parte de trás do PCB, é possível comer o seu bolo e comê-lo também. Se eu não puder fazer isso, faria o máximo possível de "roteamento criativo" para fazer as duas coisas - essencialmente, comprometer-se, provavelmente tendo mais limites e colocando-os em todos os lugares que eu puder.

@ David Kessner: Meu pensamento seria que, se a tampa estiver entre a fonte e o chip, o dI / dt da fonte será limitado pela quantidade que a tensão da tampa de derivação diminui. Caso contrário, se, por exemplo, a indutância entre os pinos e o suprimento for 10 vezes maior que a indutância entre os pinos e a tampa, 10% de qualquer pico de corrente será transmitido para o suprimento. Meu pensamento está errado?

precisa

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