Quando preciso usar um IC de buffer de relógio?

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Estou projetando um circuito e uma placa de circuito impresso para conduzir 7 DACs de um FPGA. (DAC é AD9762 )

Seria possível acionar as entradas de clock em todos os 7 DACs com uma única saída de clock (de um pino de saída PLL) do FPGA? Ou isso é uma receita para o desastre?

Será um relógio de extremidade única com um máx. frequencia. de 125 MHz.

Ou devo usar um buffer de relógio para armazenar o relógio antes de cada entrada de relógio do DAC?

Se sim, esse é um bom buffer de relógio? ( NB3N551 )

Existe um melhor que eu possa usar?

Edit: Desculpe, eu deveria ter mencionado: Todos os DACs estarão em um PCB de 5 "x5" conectado através de um cabo de fita curto (algumas polegadas) à placa FPGA.

Edit2: Se eu posso reformular a pergunta: Se eu posso pagar a sala e o custo dos buffers do relógio, existem possíveis negativos? Ou seria essa a maneira segura de fazer isso?

jeep9911
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Eu não estou familiarizado com esses chips em particular, mas a primeira coisa que eu faria é ("Circuit design 101") consultar a folha de dados do fabricante. O que pode a unidade de relógio e o que os DACs exigem, para começar ... Depois que eu aprendi o que pude de que, se eu ainda tinha perguntas que eu poderia perguntar-lhes em um fórum na Internet ...
UnconditionallyReinstateMonica
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Perguntas importantes para responder a isso: Seu FPGA pode fornecer ~ 25 mA a partir do pino de saída? Você pode colocar os DACs próximos (dentro de algumas polegadas) do FPGA ou você tem outros motivos que significam que você deve colocá-los longe? Você precisa que todos os DACs atualizem simultaneamente (a menos de 1 ns um do outro) ou está tudo bem se eles forem atualizados em momentos ligeiramente diferentes?
The Photon
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@mickeyf, somos um fórum da Internet ... Jeep, você tem problemas com o jitter entre as saídas do DAC?
Kortuk
@mickeyf, a folha de dados é escassa nas informações do circuito de entrada do relógio. Também iniciei um suporte técnico com esta pergunta.
precisa saber é o seguinte
@ ThePhoton, bons pontos. Eu acho que o FPGA pode fornecer até 24mA. Eu também deveria ter mencionado que os DACs serão colocados na metade de uma placa de circuito impresso de 5 "x5", mas conectados ao FPGA através de um cabo de fita curto (algumas polegadas). A atualização dos DACs o mais simultâneo possível é desejável, pois é para um aplicativo de comunicação. A estimativa é de ~ 25mA para um DAC ou para todos os 7 DACs?
precisa saber é o seguinte

Respostas:

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Não haverá nenhum problema (exceto energia e custo adicionais) se você usar um buffer de fanout de relógio nesse design, mas duvido que você realmente precise dele.

Como os DACs estão todos localizados a 10 cm um do outro, você deve aceitar um único buffer de recebimento na extremidade do cabo de fita. O fan-out do buffer de recebimento pode ser uma estrela com terminação de série de origem para cada linha de fanning out, como na resposta de apalopohapa, ou uma cadeia de ligação com uma terminação dividida na extremidade oposta. A terminação dividida seria um resitor à terra e um à Vcc, fornecendo um equivalente de Thevenin de R0 a VCC / 2. R0 corresponderia à sua impedância nominal da linha de transmissão, dependendo da geometria da pista. O uso de uma impedância característica de 50 Ohm é comum, mas você economizará energia se usar um valor mais alto como 75 ou 100 Ohms.

Com um máximo de 5 polegadas entre os DACs, você estaria falando de uma diferença de até 1 ns nos tempos de atualização entre os DACs, em um período de amostragem de 8 ns. A diferença de tempo seria muito repetível ao longo do tempo e da temperatura, porque depende apenas do comprimento da pista entre os chips.

NB Lembre-se de que, no entanto, você armazena em buffer o sinal do relógio, também deseja armazenar em buffer os sinais de dados para gerenciar o atraso e manter os tempos corretos de amostra e espera nas entradas do DAC.

O fóton
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Obrigado. É difícil encontrar um buffer de fanout de relógio de extremidade única. Idealmente, gostaria de encontrar um que seja 1: 8, mas ainda não o encontrei. Provavelmente irei com fanout de estrelas com término de séries. Para os meus sinais de dados, estou usando um Shift Register 74VHC595, para que cuide do buffer, mas provavelmente adicionarei a série de 50 ohm na saída disso.
precisa saber é o seguinte
Você sempre pode usar buffers de relógio "zero delay". Cypress era uma boa fonte para tampões 1: 4 e 1: 8; Eu usei os seus 1: 4 single-ended para interfaces MII de 25MHz antes.
akohlsmith
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Você pode colocar um resistor de R ohm (substitua R pela impedância característica de seu traço) em série para cada ventoinha de relógio "o mais próximo possível" do pino do FPGA (e não use o resistor de série interno que alguns oferta fpgas). Dessa forma, os reflexos de cada nó desaparecem ao retornar à fonte e não causam disparos duplos nas outras entradas.

apalopohapa
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Eu me preocuparia que o DACS tivesse mais do que uma impedância de entrada de 0 ohm para um sinal que provavelmente está no meio ou alto MHz para seu conteúdo espectral.
Kortuk
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Para uma fonte TTL / CMOS com roteamento em cadeia, a terminação no solo não é uma boa idéia. Sua fonte de relógio precisaria fornecer aproximadamente 50 mA no estado alto. Provavelmente é preferível usar uma terminação dividida (divisor de resistor) que forneça um equivalente de Thevenin de 50 (ou 60 ou 70, dependendo da geometria do traço) ao VCC / 2.
The Photon
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Acordado. Tirei a alternativa de encadeamento em margarida da resposta.
Apalopohapa 19/01/12
Boa ideia. Obrigado. Eu estava olhando para o esquema da placa de avaliação do chip DAC e parece que eles têm um resistor em série e um resistor para aterrar em todas as entradas digitais e no relógio. Eu não tinha pensado em adicionar isso, mas é uma boa idéia. <br/> Infelizmente, eles não fornecem valores, pois as linhas vão para um cabeçalho nesse quadro. Posso mexer com os valores mais tarde, mas existe uma maneira de calcular uma boa aproximação? Os DACs fornecidos estão dentro de 5 polegadas e os cabos têm aproximadamente o mesmo comprimento.
precisa saber é o seguinte