Você usa VHDL hoje em dia?

Sou estudante de engenharia elétrica e estou estudando a linguagem de descrição de hardware conhecida como VHDL. Eu procurei no Google procurando por um IDE (estou usando um Mac), mas essa linguagem parece bastante morta.

Então, eis a minha pergunta: no meu futuro emprego como engenheiro elétrico, o VHDL será útil para mim? Você está usando?

ATUALIZAÇÃO: Obrigado a todos pelas respostas, eu estava claramente errado com minha primeira impressão.

Eu uso apenas VHDL. Está longe de estar morto. Há alguns anos, parecia uma divisão 50/50 entre pessoas que usavam VHDL ou Verilog (evidência anedótica, na melhor das hipóteses), mas duvido que isso tenha mudado muito desde então.

A versão mais recente do VHDL é "VHDL-2008", que em termos padrão de idioma era ontem.

Se você planeja trabalhar com lógica programável (por exemplo, FPGAs, não MCUs), VHDL e Verilog são os dois idiomas que você precisará conhecer. Como aluno, você provavelmente terá que aprender os dois, usar os dois e ser examinado em ambos. Esse foi certamente o meu caso (e fiz apenas alguns cursos de design ASIC), embora isso tenha ocorrido há muito tempo.

As chances são de VHDL ou Verilog será preferível a você. Tenho uma preferência pessoal pelo Verilog, mas conhecer os dois ajuda.

Como futuro engenheiro, você pode praticamente dobrar as chances de conseguir um bom emprego ao projetar com FPGAs (e tecnologias similares) se puder usar o Verilog e o VHDL.

Você deve tentar fazer a escolha o mais irrelevante (para você), assim como as preferências pessoais. Uma linguagem é apenas um meio de atingir uma meta, não um fim em si mesma. Considere-se com sorte, existem apenas dois grandes HDL por aí. Se você fosse um cientista da computação, teria que aprender uma boa dúzia de famílias inteiramente diferentes de linguagens de programação, além de poder aprender uma nova em poucas horas e entender seu idioma em dias.

Além disso: as linguagens de programação (usadas para controlar a operação das Máquinas de Turing) e as linguagens de descrição de hardware (usadas para controlar a configuração do hardware) são coisas totalmente diferentes, embora a maioria dos HDLs possua estruturas que as façam parecer com linguagens de programação ou que programam línguas também . Se isso for confuso, basta aceitar que você não pode escrever um sistema operacional de computador em VHDL, assim como não pode descrever uma CPU RISC em C.

VHDL não é uma linguagem morta. Seu problema é que você estava procurando ferramentas para executar a programação VHDL no Mac OS X. Infelizmente, existem muito poucas opções para executar uma programação decente em HDL (Verilog ou VHDL) a partir de um Mac. A única opção real que conheço (onde real é um adjetivo bastante flexível) é o Icarus Verilog Simulator .

A outra opção real, e a que eu escolho, é inicializar o seu Mac e pegar as ferramentas baseadas em Windows ou Linux dessa maneira.

Sim, eu uso VHDL diariamente. E C ++, C, Matlab, Python . Com menos frequência, também uso scripts TCL, Perl, Makefiles, Bash-scripts e até CMD (aagh!)

VHDL definitivamente não está morto. Ele compete com o idioma Verilog (ou mais precisamente, com o Sucessor da Verilog, SystemVerilog).

Meu entendimento é que, por qualquer motivo, historicamente, o VHDL era a linguagem mais comum para o design de FPGA e o inverso para o design de ASIC.

As linguagens são sintaticamente bastante diferentes, mas semenaticamente semelhantes o suficiente para que, para fins de design, sejam quase intercambiáveis. Como tal, depende principalmente da organização quanto ao qual é usado.

Agora, comparado às linguagens de programação (VHDL e Verilog são HDLs (linguagens de descrição de hardware), não linguagens de programação), não existem muitas ferramentas gratuitas que valham a pena. As melhores ferramentas são geralmente produtos comerciais caros (embora geralmente ofereçam licenças acadêmicas gratuitas).

Eu costumava usar VHDL porque era o que me ensinavam na escola. Agora uso o Verilog simplesmente porque é o único idioma que a maioria das ferramentas FPGA / HDL de código aberto suporta, como YOSYS, IceStorm, PrjTrellis etc. A Lattice libera suas ferramentas para o OS X. É possível usar o Wine, mas eu descobri que as ferramentas de código aberto têm ordens de magnitude mais rápidas (sem contar que são gratuitas).

Por fim, a maior justificativa que tenho para usar o verilog é a ferramenta Verilator. O Verilator permite que você compile o verilog no código C e instale literalmente hardware no seu computador que possa se comunicar com outras bibliotecas. Eu faço o design da Rede Convolucional em HDL, então isso significa que eu posso ter dados push em python no meu FPGA virtual e receber uma imagem de volta. Eu até ouvi falar de coisas malucas onde o criador do ZipCPU carregava e interagia com fluxos de dados em seu FPGA virtual. Infelizmente, o Verilator apenas suporta o verilog - mas é o que é.

Tudo isso à parte, meu professor de sistemas embarcados disse que o VHDL era historicamente popular para uso educacional e governamental porque era um padrão aberto desde o início. Depois de permanecer fechado por 10 anos ou mais, o verilog foi finalmente publicado como um padrão aberto. A essa altura, o VHDL já havia deixado sua marca.

Vou repetir as outras respostas dizendo que o VHDL está longe de morrer. É um dos dois idiomas que você pode escolher para projetar um FPGA. Conforme declarado em outras respostas, o Verilog é sua única outra opção. Assim, trabalhei apenas em locais que usam VHDL (parece ser regional, qual idioma será usado). Se você deseja que as ferramentas sejam projetadas, sugiro que você escolha a suíte XST da Xilinx ou a suíte Quartus da Altera.

Se você deseja ter uma boa idéia de se o VHDL está ativo, tente pesquisar em sites de busca de emprego, como dice.com, monster.com ou de fato.com, por vhdl. Você encontrará um pouco mais de um nicho que a programação C / C ++ padrão, mas muito desejável.

Eu usei VHDL na Intel e Qualcomm, bem como em várias empresas do setor de defesa e em startups.

Os chips MSM da Qualcomm que usam telefones celulares são gravados em VHDL. Eu concordo com os outros pôsteres de que parece ser regional, no entanto.

A engenharia elétrica é um campo amplo e, por exemplo, você talvez nunca precise do Vhdl se decidir se especializar em RF. Mas se você estiver usando o design de hardware digital e / ou FPGA, precisará de VHDL ou Verilog e várias outras linguagens de script como TCL, Perl, Python e Matlab. Não há necessidade de se preocupar muito com a escolha entre VHDL e Verilog. Eles são apenas uma linguagem para expressar seu design. Os fundamentos do design digital permanecem os mesmos.

Como outros já disseram, VHDL e Verilog são usados ​​para descrever o design de hardware digital. O código é então processado por uma ferramenta de "síntese" que gera a lógica que deve atingir o hardware descrito, o que basicamente resulta em uma lista de rede.

VHDL é mais popular na Europa e Verilog é mais popular nos EUA. No entanto, é melhor aprender os dois. Em um trabalho voluntário, você utilizará principalmente apenas um deles. No entanto, talvez seja necessário ler o código.

Sou engenheiro há alguns anos e vi o VHDL sendo usado em todos os casos. Sou do Reino Unido.

O principal ponto de discórdia é que, como os projetos se tornaram muito complexos ao longo dos anos, precisamos de uma nova abordagem na verificação do projeto. É aqui que usamos a simulação para provar que nosso design funciona como pretendido. Esse é o estágio mais crítico do ciclo de design e o mais gasto em tempo.

Muitos anos atrás, uma linguagem chamada SystemVerilog foi criada para adicionar recursos poderosos ao Verilog, que podem ser usados ​​para melhorar o design de seus recursos de verificação de design. O SystemVerilog contém o Verilog e muito mais. O SystemVerilog é uma linguagem de verificação de hardware HVL, enquanto Verilog e VHDL são HDL, uma linguagem de descrição de hardware. Isso fez com que o VHDL parecesse mais fraco do que o Verilog, pois se alguém quiser usar um único idioma e software para escrever projetos complexos e verificá-los usando técnicas complexas, como geração de estímulos aleatórios restritos e bancos de testes baseados em asserções, teria que optar pelo SystemVerilog e abandonar o VHDL. No entanto, mais recentemente, foi criada uma metodologia chamada OSVVM que aproveita o VHDL-2008 para obter os mesmos recursos encontrados no SystemVerilog, mas no VHDL.

Nesse momento, você pode aprender e estar seguro.

Eu tenho que dizer que o VHDL está morrendo. razões:

1. O vhdl2008 ainda não é totalmente suportado pela EDA. É 2018 agora
2. Bibliotecas estão bem. Mas se você quiser recursos sofisticados, é muito difícil. Por exemplo, há muitas perguntas sobre ieee_proposeda internet. O arquivo IO é louco.
3. Eu gosto do estilo rigoroso, mas não deve ser inconveniente ou redundante. v2008 melhora, mas ainda não é totalmente suportado pela EDA. Então, eu ainda uso a v93.
4. Verificação de domínios SystemVerilog.

Eu sei que existem algumas empresas que colocaram o SV em uma prioridade mais alta que o VHDL em relação ao design de RTL. Então, para o iniciante, apenas aprenda SV.

VHDL é a linguagem do diabo. Toda a indústria comercial e as forças armadas da costa oeste usam o Verilog. Somente as antigas empresas militares de dinossauros da costa leste (como a BAE) usam VHDL. Trata-se de uma redução de 50% na digitação ao usar o Verilog verse VHDL. Agora você está começando a ver as empresas militares da costa leste finalmente desmoronarem e adotarem o Verilog. Você já ouviu falar do System VHDL, não? O VHDL acabará indo além, como a linguagem de software Ada.