Bypass caps na placa de RF: por que existem três tamanhos diferentes em paralelo?

Dê uma olhada neste painel de avaliação para obter um amplificador de RF de ganho variável ( folha de dados ):

Os J5-J10 destinam-se a conectar à energia CC (com exceção de J6, que é uma tensão de controle analógico DC). Todas essas linhas possuem três capacitores em paralelo. Pegue o rastreamento conectado ao J10, por exemplo. No caminho do J10 até o pino do chip, você passa por esses três capacitores:

Um capacitor de 2,2 µF em um pacote grande (chamado "CASO A" na folha de dados)
Um capacitor de 1000 pF em um pacote 0603
Um capacitor de 100 pF em um pacote 0402

Por que três tampas paralelas são usadas em vez de uma tampa de 3,3 µF? Por que todos eles têm um tamanho de pacote diferente? A ordem é importante (ou seja, é importante que os capacitores de menor valor estejam mais próximos do chip?

amplifier rf bypass-capacitor Mahkoe
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Respostas:

Dado um tipo dielétrico, quanto menor o capacitor, normalmente menos indutância parasitária terá (melhor resposta em frequências mais altas), mas também menor capacitância. Você pode misturar tamanhos, valores e tipos de capacitores para obter uma resposta necessária mais ampla do que a que um único pode fornecer. Não se trata apenas do valor da capacitância.

Essas imagens resumem muito bem:

De " EEVblog # 859 - Tutorial de desvio de capacitor ".

De " Intersil - Escolha e uso de capacitores de bypass - AN1325 "

Em " TI - Diretrizes de layout de alta velocidade "

Wesley Lee
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Dave está realmente feliz por você ter respondido a esta pergunta. Eu também

Mahkoe

Postei como comentário, mas realmente tive que adicionar como resposta para usar esse quadro. : D

Wesley Lee

Os capacitores do último gráfico ("Figura 11") realmente têm uma impedância mínima de menos 2 Ohm ?!

Fritz

@Fritz, como o gráfico tem a forma de um gráfico de log-log padrão, pode ser que o eixo Y tenha sido rotulado incorretamente. Meu palpite é que NÃO é "Impedância [Ohm]", mas sim dB.

Brock Adams

Cada um desses capacitores tem um ESL / ESR mais baixo em uma frequência diferente. Em uma aplicação padrão, escolheria um capacitor para ter o menor ESL / ESR na frequência das flutuações esperadas na linha de energia. No entanto, em sistemas onde existe uma gama de frequências nas quais a linha de energia pode flutuar, o projetista pode optar por vários capacitores para "cobrir" as diferentes faixas de frequência. É apenas uma maneira de minimizar o ESL / ESR dos capacitores de desvio em uma ampla gama de frequências, maximizando assim sua eficácia.

DerStrom8
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Isso significa que a ordem dos limites no caminho para o chip a partir da fonte DC não é importante?

Mahkoe

É muito importante que você queira manter os menores o mais próximo possível do IC energizado. Não adianta escolher um limite baixo de ESL se você adicionar indutância de volta com traços. Não apenas a distância, mas o layout também é muito importante.

Wesley Lee

Wesley está correto, as tampas menores definitivamente devem estar localizadas mais próximas do dispositivo, pois são mais suscetíveis a alterações minúsculas na indutância adicionada devido a traços. Todos os capacitores devem ser montados o mais próximo possível dos pinos de alimentação do IC. Certifique-se também de que os traços de energia estejam conectados de forma a "atingir" os capacitores primeiro, antes de ir para o IC. Isso significa que você não deve apenas ter, por exemplo, uma via para um plano de energia interno conectado aos capacitores, e outra via conexão do plano diretamente ao bloco de IC. Isso torna as tampas de desvio inúteis.

DerStrom8

Umedecer pode ser importante. Insira o resistor de 1 Ohm entre o local 3.3uF e a próxima tampa menor.

Analogsystemsrf

@analogsystemsrf Eu nunca vi isso feito. Você pode fornecer uma fonte?

DerStrom8