Conexão do pino de alimentação IC para imunidade a ruído e desacoplamento

Muito se fala sobre outros tópicos de perguntas e respostas sobre como conectar capacitores de desacoplamento a um IC, resultando em duas abordagens completamente opostas ao problema:

(a) Coloque os capacitores de desacoplamento o mais próximo possível dos pinos de energia do IC.
(b) Conecte os pinos de energia do IC o mais próximo possível dos planos de energia e, em seguida, coloque os capacitores de desacoplamento o mais próximo possível, mas respeitando as vias.

De acordo com [ Kraig Mitzner ], a opção (a) é preferível para CIs analógicos. Vejo a lógica por trás disso, pois a indutância do via e do capacitor de desacoplamento forma um filtro LC de passa-baixo que mantém o ruído longe dos pinos do IC. Mas de acordo com [ Todd H. Hubbing ], opção (a):

[...] parece uma boa idéia até você aplicar alguns números realistas e avaliar as compensações. Em geral, qualquer abordagem que acrescente mais indutância (sem acrescentar mais perdas) é uma má ideia. Os pinos de energia e terra de um dispositivo ativo geralmente devem ser conectados diretamente aos planos de energia.

Quanto à opção (b), [ Kraig Mitzner ] (autor da figura acima) diz que é preferível para circuitos digitais, mas ele não explica o porquê. Entendo que na opção (b) os circuitos indutivos são mantidos o menor possível; mas ainda assim, eles permitem que o ruído de comutação do IC entre com facilidade nos planos de energia, que é o que eu quero evitar.

Essas recomendações estão corretas? Em que raciocínio exato eles se baseiam?

EDIT: considere que a via do IC leva ao capacitor e vias são mantidas o mais curtas possível. Eles são mostrados na figura como rastreios longos apenas para fins de ilustração.

noise decoupling-capacitor via best-practice andresgongora
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Em frequências mais baixas, isso não importa muito, e em altas frequências coisas estranhas acontecem, no entanto, eu prefiro a opção A em todos os casos gerais, por uma única razão. Na opção B, a corrente no traço entre a via e o capacitor realmente passa de zero a um pico na comutação e deve reverter no final de uma operação de comutação para recarregar o capacitor.

Trevor_G

A outra opção não mostrada aqui é colocar o plano de potência sob o IC. Onde as restrições de layout o permitem, isso permite a colocação equidistante da via e do capacitor no pino de energia.

polinomial

Respostas:

Ao executar algumas simulações básicas com valores exagerados, é evidente que você acaba negociando a altura do pico versus a altura do anel.

No circuito A, você obtém menos pico no pino IC Vcc e mais anel, e no circuito B, o oposto é verdadeiro.

Observe a corrente no traço para o capacitor no circuito B, porém, ele reverte.

A outra opção que você não mostrou é colocar o plano de potência sob o IC para que os comprimentos dos traços sejam iguais. Isso oferece o melhor dos dois mundos, como mostrado no terceiro gráfico. Novamente, embora a corrente na linha de limite inverta.

A partir desses gráficos, eu diria que o circuito A é melhor para o digital, pois as bordas spurient são mais problemáticas do que o ripple, e o circuito B é melhor para o analógico. Em última análise, C é o melhor. Mas quando se trata de termos como "melhor", a opinião entra em jogo.

Em última análise, porém, de qualquer forma, você precisa manter o capacitor e o mais próximo possível do pino, usando traços mínimos entre eles para minimizar a indutância do traço. Por exemplo, usando combinação de almofada apertada / via como indicado na resposta da Peufeu.

Trevor_G
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Obrigado por suas simulações e insights. No entanto, agora estou ainda mais confuso do que antes sobre se (a) ou (b) são melhores para analógico e digital, respectivamente. Seu raciocínio é exatamente o oposto do de Kraig Mitzner. Além disso, eu queria perguntar por que é tão ruim que a corrente inverta. Mais uma vez obrigado.

precisa saber é o seguinte

Você me inspirou a executar a mesma simulação, mas observando a tensão no plano de potência (eu adicionei um indutor extra entre a via e a fonte de tensão no seu circuito, e medi-lo lá). A instalação (a) tem algumas ondulações, mas é apenas em torno de 10mv. A instalação (b) tem ondulação semelhante, mas recebo um enorme pico de tensão de cerca de -0,7V a uma frequência muito alta. Você está absolutamente certo. (a) é muito melhor para o digital, pois mantém o ruído HF longe da distribuição de energia. Além disso, (c) que tem a menor indutância tem melhor desempenho para o IC, mas não impede que o ruído HF chegue à distribuição de energia.

precisa saber é o seguinte

Eu concordo com os resultados de Trevor. A opção (a) é melhor para circuitos digitais.

Guill

@Guill Ignorando a opção (c), dois traços independentes e considerando apenas (a) e (b): o resultado de Trevor implica que Mitzner e Hubbing (autores citados no Q) parecem estar errados, pois (a) parece muito melhor que (b); intuitivamente, bem como em simulação. No entanto, acredito que há muito mais sobre isso e a razão pela qual ambos propõem (b) sobre (a). Afinal, um deles funciona para o Orcad ... Existe alguma outra fonte que eu possa acessar?

andresgongora

@Trevor_G Aceitei sua resposta, pois parece completamente fundamentada e as simulações ajudam muito. Ainda estou um pouco confuso sobre o motivo pelo qual o resultado final contradiz os outros autores (para mim autoritários). De qualquer forma, seguirei sua liderança e brincarei com simulações para ver o que acontece :) Obrigado

andresgongora

Para uma indutância mais baixa, coloque o plano via para terra no lado da tampa em vez de no final de um traço fino. Você pode colocar duas vias, uma de cada lado, é ainda melhor.

(leia a fonte )

Agora, considerando o circuito mostrado, o IC está no pacote SOP ou SSOP, o que significa que há mais de 5nH de indução de fio de ligação e quadro de chumbo dentro do pacote. Um nH extra de indutância na linha de energia não importa. Se este for um chip digital, será conseguida uma dissociação ideal do plano com as pegadas à direita da imagem e você poderá conectar o pino de energia do IC ao bloco da tampa.

Se esse é um chip analógico sensível em um plano digital, adicionar um resistor e / ou ferrita antes da tampa é uma idéia muito melhor.

peufeu
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Imagine então que: (a) conecto a via o mais próximo possível do cabo do CI e logo ao lado dele o capacitor de desacoplamento; e que em (b) eu faço exatamente o mesmo, mas o contrário. Agora, os traços são tão curtos quanto possível, conforme mostrado na sua figura (indutância mínima). Agora, qual configuração é melhor para manter os aviões de potência o mais afastados possível do ruído de comutação? É aí que eu fico realmente confuso. Obrigado :)

andresgongora 8/17