Tampa de desacoplamento: Mais perto do chip, mas com via ou mais longe sem via?

Isso pode "mais uma" pergunta sobre dissociação, mas a pergunta é bastante precisa e não consigo encontrar uma resposta.

Eu tenho um QFN de 40 pinos em que preciso espalhar sinais e, em seguida, colocar dezenas de tampas de desacoplamento. Para piorar as coisas, o IC fica em um soquete que ocupa 8x a área do QFN (5mmx5mm). (O soquete ocupa muita área, mas não adiciona parasitas significativos; é classificado até 75 GHz). Na mesma camada, não posso colocar componentes dentro de um raio de ~ 7 mm. A parte traseira também é restrita devido aos orifícios de montagem do soquete, mas pelo menos eu posso usar imóveis parciais no lado de trás. Mas eu precisaria passar por isso. No entanto, eu poderia colocar 50% dos capacitores na pá de terra térmica que também criei embaixo do chip na parte traseira.

Agora eu li várias vezes, não deve haver uma via entre a tampa do acoplamento e o pino. Mas o que é pior? Via ou fio mais longo?

Em termos de indutância, um traço de 7 mm seria de cerca de 5-7nH ( http://chemandy.com/calculators/flat-wire-inductor-calculator.htm ). Um orifício de 22mil de diâmetro / 10mil está muito abaixo de 1nH ( http://referencedesigner.com/rfcal/cal_13.php ).

Não se estresse demais, é tudo sobre minimizar essa indutância. Isso nem sempre se traduz em distância. Se eu fosse você, tomaria medidas para minimizar todas as contribuições para a indutância total do caminho entre o pino e a tampa. Você não menciona a que velocidade seu chip está funcionando, mas diz que ele está em um QFN. Só digo isso porque às vezes ficamos obcecados em adicionar desacoplamentos quando o próprio pacote é uma limitação.

Então, o quão louco você quer ficar? Vamos minimizar cada seção. Começando com as tampas, você pode escolher um pacote de indutância mais baixa, por exemplo, 306 (603 virado para o lado), 201s se você puder obter seus valores, tampas MLCC ou se houver uma variante X2Y feita para desacoplamento e terra de RF.

A seguir, a estratégia de montagem, se uma via for boa, por que não duas. Vias mais paralelas devem ter uma impedância mais baixa. Se estiver fazendo o estilo 0306 ou 201, certifique-se de fazer a passagem para o truque lateral, novamente tentando minimizar a área do loop.

Ok, então agora eu digo colocá-los no topo. Faça parte da sua camada superior uma inundação de cobre para o lado elétrico. Na próxima camada, 5 mil ou menos abaixo do topo, faça esse GND. Use várias vias de distribuição nos pinos do soquete. Isso fornecerá um bom caminho de baixa impedância das tampas acima para esses pinos. Fiz uma análise uma vez na seção HS de um FPGA. Uma boa estrutura plana e tampas, como descrevi, superaram os capacitores diretamente abaixo das peças, usando várias vias.

Finalmente, se você quiser se sentir melhor, poderá fazer alguma simulação ou análise. Existem muitos tópicos escritos sobre o design de PDN por aí. Se você não possui um simulador, consulte a ferramenta gratuita PDN do Altera . O guia de design contém algumas informações muito boas.

Eu usei esses soquetes antes que eles fiquem bem legais e também enfatizei onde colocar tampas.

Eu diria que a solução via é a melhor. No entanto, como você está usando um soquete, espero que o soquete dite (se deteriore) o desempenho geral (indutância a um capacitor de desacoplamento) que, no final, provavelmente não importa o que você faça. A via ou o longo rastreio.

Mas se a solução via for aceitável (também com relação a questões térmicas), eu escolheria isso.

Se houver espaço disponível, você também pode simplesmente colocar as almofadas nos dois lugares e depois decidir ou medir qual solução é melhor.