Simulando uma bancada de testes simples com um núcleo de ROM sintetizado

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Sou completamente novo no mundo dos FPGA e pensei em começar com um projeto muito simples: um decodificador de 4 bits e 7 segmentos. A primeira versão que escrevi puramente em VHDL (é basicamente uma única combinatória select, sem necessidade de relógios) e parece funcionar, mas eu também gostaria de experimentar o material "IP Cores" no Xilinx ISE.

Por enquanto, estou usando a GUI "ISE Project Explorer" e criei um novo projeto com um núcleo de ROM. O código VHDL gerado é:

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
-- synthesis translate_off
LIBRARY XilinxCoreLib;
-- synthesis translate_on
ENTITY SSROM IS
  PORT (
    clka : IN STD_LOGIC;
    addra : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
    douta : OUT STD_LOGIC_VECTOR(6 DOWNTO 0)
  );
END SSROM;

ARCHITECTURE SSROM_a OF SSROM IS
-- synthesis translate_off
COMPONENT wrapped_SSROM
  PORT (
    clka : IN STD_LOGIC;
    addra : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
    douta : OUT STD_LOGIC_VECTOR(6 DOWNTO 0)
  );
END COMPONENT;

-- Configuration specification
  FOR ALL : wrapped_SSROM USE ENTITY XilinxCoreLib.blk_mem_gen_v7_2(behavioral)
    GENERIC MAP (
      c_addra_width => 4,
      c_addrb_width => 4,
      c_algorithm => 1,
      c_axi_id_width => 4,
      c_axi_slave_type => 0,
      c_axi_type => 1,
      c_byte_size => 9,
      c_common_clk => 0,
      c_default_data => "0",
      c_disable_warn_bhv_coll => 0,
      c_disable_warn_bhv_range => 0,
      c_enable_32bit_address => 0,
      c_family => "spartan3",
      c_has_axi_id => 0,
      c_has_ena => 0,
      c_has_enb => 0,
      c_has_injecterr => 0,
      c_has_mem_output_regs_a => 0,
      c_has_mem_output_regs_b => 0,
      c_has_mux_output_regs_a => 0,
      c_has_mux_output_regs_b => 0,
      c_has_regcea => 0,
      c_has_regceb => 0,
      c_has_rsta => 0,
      c_has_rstb => 0,
      c_has_softecc_input_regs_a => 0,
      c_has_softecc_output_regs_b => 0,
      c_init_file_name => "SSROM.mif",
      c_inita_val => "0",
      c_initb_val => "0",
      c_interface_type => 0,
      c_load_init_file => 1,
      c_mem_type => 3,
      c_mux_pipeline_stages => 0,
      c_prim_type => 1,
      c_read_depth_a => 16,
      c_read_depth_b => 16,
      c_read_width_a => 7,
      c_read_width_b => 7,
      c_rst_priority_a => "CE",
      c_rst_priority_b => "CE",
      c_rst_type => "SYNC",
      c_rstram_a => 0,
      c_rstram_b => 0,
      c_sim_collision_check => "ALL",
      c_use_byte_wea => 0,
      c_use_byte_web => 0,
      c_use_default_data => 0,
      c_use_ecc => 0,
      c_use_softecc => 0,
      c_wea_width => 1,
      c_web_width => 1,
      c_write_depth_a => 16,
      c_write_depth_b => 16,
      c_write_mode_a => "WRITE_FIRST",
      c_write_mode_b => "WRITE_FIRST",
      c_write_width_a => 7,
      c_write_width_b => 7,
      c_xdevicefamily => "spartan3e"
    );
-- synthesis translate_on
BEGIN
-- synthesis translate_off
U0 : wrapped_SSROM
  PORT MAP (
    clka => clka,
    addra => addra,
    douta => douta
  );
-- synthesis translate_on

END SSROM_a;

É inicializado com este conteúdo:

memory_initialization_radix=2;
memory_initialization_vector=
0000001,
1001111,
0010010,
0000110,
1001100,
0100100,
0100000,
0001111,
0000000,
0000100,
0001000,
1100000,
0110001,
1000010,
0110000,
0111000,

Ele tem três pinos: clka, addrae douta. Também geramos um banco de testes com a GUI e, em seguida, editei-o levemente para alterar a entrada após 100 ns:

   uut: SSROM PORT MAP (
          clka => clk,
          addra => addra,
          douta => douta
        );

   -- Clock process definitions
   clka_process :process
   begin
        clk <= '0';
        wait for clk_period/2;
        clk <= '1';
        wait for clk_period/2;
   end process;


   -- Stimulus process
   stim_proc: process
   begin        
      -- hold reset state for 100 ns.
      wait for 100 ns;  

      addra <= "0101";
      wait for 100 ns;

      wait;
   end process;

Mas quando executo a simulação, o valor do doutasinal é sempre indefinido:

Resultado da simulação

O que da?

Cacto
fonte
Precisamos do código SSROM para ajudá-lo.
9788 Brian Bradton #
Que arquivo é esse? O .xco?
Cactus
11
O .v ou .vhd. .xco não é legível por humanos.
11139 Brian
11
Tem certeza de que compilou a biblioteca para o seu simulador? Se bem me lembro, o Xilinx fornece uma ferramenta CLI 'xcomp' para isso. Verifique se o seu ROM é não ligado na saída do simulador, afinal, coregen simplesmente oferece um conjunto de parâmetros para uma biblioteca, não um núcleo real que pode ser simulado ...
BennyBarns
11
O código que você postou parece que deve funcionar, embora eu não possa testá-lo para você, pois raramente uso o Xilinx (as ferramentas IMO Xilinx são ruins, eu as evito). É muito melhor e mais portátil inferir uma ROM, em vez de usar uma macro. Basta definir uma matriz de std_logic_vectors para ser uma constante. (isto é, uma matriz bidimensional de bits) Isso sugere uma ROM para qualquer ferramenta decente de síntese e simulação.
Jason Morgan

Respostas:

1

Você deve observar os sinais dentro do módulo SSROM usando a ferramenta de simulação. Às vezes, observar as entradas dentro da instanciada pode ajudar a iluminar onde o problema está localizado. Talvez um sinal que você pensou estar conectado não seja.

Outra coisa a investigar é o seu arquivo .mif. O Xilinx usa um arquivo .mif em simulações para inicializar o conteúdo da memória para simulação. Se você inadvertidamente moveu ou excluiu o arquivo .mif, verá resultados como este.

user19460
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