De onde vem o limite de entrada VDD + 0.3V nos chips IC?

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Há uma variedade de circuitos integrados que especificam que a tensão de entrada pode abranger uma faixa bastante ampla (máxima absoluta), por exemplo, -0,3V a 6,0V ( ref , pdf, página 4) e, em seguida, possuem uma "Tensão de entrada em qualquer pino" restrição que depende da tensão de entrada, por exemplo, -0,3V a VDD + 0,3V.

Isso, na verdade, faz com que o chip não seja E / S tolerante a tensões que excedam a tensão de entrada em mais de 0,3V, mas estão dentro das especificações máximas absolutas do que a tensão de entrada permite e me força a aplicar algum tipo de nível externo circuito de mudança para essas entradas.

Então, qual é o motivo prático para esse tipo de limitação nas especificações dos pinos de E / S do circuito integrado?

vicatcu
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se os diodos de proteção de entrada são junções PN padrão e têm "grandes áreas" com muitos contatos no ânodo e nas regiões do cátodo, sugiro que você planeje: 10mA a 0,7v, 1mA a 0,64v, 0,1mA a 0,58v, 0,01 mA a 0,52v, 0,001ma (1uA) a 0,46v, 0,1uA a 0,40v, 0,001uA a 0,34 volt. ONE NANO_AMP ​​é baixo o suficiente para não causar erros? { Nota; esses números podem ser facilmente desativados em 10: 1 no momento}
analogsystemsrf 18/09/19
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As classificações "Máximo absoluto" são apenas isso - você não deseja operar a peça perto dessas classificações. Geralmente, há uma nota abaixo da tabela de classificações "Máximo absoluto" que diz algo como "A operação nessas classificações ou além delas pode danificar a peça". Iniciantes muitas vezes não conseguem ler essa nota.
Peter Bennett
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"e me força a aplicar algum tipo de circuito de mudança de nível externo a essas entradas". Isso tende a sugerir que você faz interface com equipamentos externos; nesse momento, um circuito de interface para proteger seu micro deve fazer parte do seu projeto. Por outro lado, se você está mudando de nível para falar com outro chip no tabuleiro, provavelmente escolheu o chip errado para usar.
Graham

Respostas:

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Provavelmente, existe um diodo de proteção ESD conectado entre o pino de entrada e a rede VDD no chip, de modo que seja normalmente polarizado inversamente (um esquema mostrando a configuração é dado na resposta de Peter Smith). A idéia é que, quando houver um evento ESD positivo, a corrente fluirá para a rede VDD de impedância mais baixa, onde causará menos danos do que se tudo for despejado na única porta CMOS que está conectada ao pino de entrada.

Como o limite é VDD + 0,3 V, é provável que, no seu dispositivo, o diodo seja do tipo Schottky em vez de uma junção PN. Com uma junção PN, geralmente você vê um limite de VDD + 0,6 V ou mais.

Se você aplicasse uma tensão de entrada acima de VDD (em mais de 0,3 ou 0,4 V) neste dispositivo, encaminharia esse diodo com polarização direta e consumiria uma corrente alta de sua fonte. Isso pode danificar sua fonte ou, se a fonte fornecer corrente suficiente, aquecer o chip a ponto de danificá-lo.

Se você usar um resistor para limitar a corrente no pino de entrada nessas condições, poderá achar que o circuito funciona bem. Ou, especialmente se o chip é de potência muito baixa, você pode encontrar o chip inteiro (e talvez outras coisas conectadas ao mesmo VDD) sejam energizados pelo pino de entrada, o que geralmente leva a comportamentos não intencionais.

O fóton
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Eu acho que essa é provavelmente a melhor resposta, e eu aprecio que ela recomende a possibilidade de que os resistores limitadores de corrente possam mitigar os diodos de proteção ESD que falham em uma condição sustentada. Seria beneficiado por um esquema representativo, semelhante ao que o @PeterSmith forneceu.
vicatcu 18/09/19
@vicatcu, editei para abordar sua preocupação.
The Photon
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Isso ocorre devido aos diodos de proteção de entrada.

Uma entrada típica é semelhante a esta (inversor CMOS mostrado):

esquemático

simular este circuito - esquemático criado usando o CircuitLab

Os diodos nas peças mais recentes são dispositivos schottky. Esses diodos são para eventos transitórios curtos e de baixa energia e não conseguem lidar com muita corrente (alguns mA em geral).

Peter Smith
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Eles são para eventos transitórios curtos e de baixa energia, mas isso não mantém os projetistas de circuitos "inteligentes" para explorá-los como diodos regulares. Por exemplo, interfaceando o sinal de 12V com uma parte de 3,3V, basta adicionar um resistor grande e permitir que os diodos de proteção manejem a tensão extra.
hjf 19/09/19
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A queda de 0,3V vem dos diodos de fixação Schottky usados ​​para proteger os pinos do chip. Esses diodos geralmente se conectam entre cada pino e os dois trilhos de energia. Se eles forem direcionados para a frente em mais de 0,3 V, podem ser correntes grandes e arbitrárias.

Os diodos são projetados para absorver correntes transitórias produzidas por ESD, que representam quantidades limitadas de energia com as quais eles podem manipular, protegendo os portões sensíveis do MOSFET contra sobretensão. Mas se você os acionar com uma fonte de baixa impedância, você rapidamente despejará mais energia do que eles podem suportar.

Dave Tweed
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"Arbitrariamente grandes correntes" som como o pode ser muito prejudicial para o chip. Nesse caso, como se pode dizer que aqueles estão oferecendo proteção? Apenas em uma faixa muito limitada de 0,3V em torno da faixa GND a VDD? Além disso, sua resposta pode ser melhorada, para leitores menos experientes, incluindo um esquema pouco representativo de como o pino logicamente pode parecer no perímetro do chip.
vicatcu 18/09/19
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@vicatcu As "correntes arbitrariamente grandes" são para (por exemplo) conectar uma entrada de dispositivo de 3,3V a uma fonte de alimentação de 5V ou 12V ou outra fonte de baixa impedância. Os diodos destinam-se a proteger contra transientes ESD de energia limitada, não a proteger contra todo e qualquer sinal de entrada arbitrário que possa estar conectado.
Technophile
logo em frente, eu posso cavar
vicatcu 19/09/19
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Na verdade, os diodos de fixação Schottky e o VDD + 0.3V estão presentes pela mesma causa raiz e isso é SCR Latch-up . O design de todos os CIs CMOS, na verdade, cria um par de transistores BJT intrinsecamente. Simplesmente resulta da disposição dos substratos de silício do tipo p e do tipo n. Esta imagem do universo VLSI mostra bem:

https://1.bp.blogspot.com/-yUiobLvxMrg/UTvnjjzaXZI/AAAAAAAAABc/lRFG5-yqD3E/s1600/latchup.JPGTrava SCR

Você recebe dois transistores BJT intrínsecos, Q2 e NPN, e Q1, um PNP. Observe que eles compartilham o poço N e o poço P, mas esse arranjo específico forma algo chamado Retificador Controlado por Silício ( SCR ). De qualquer forma, isso não é desejado, mas um efeito colateral infeliz dessa arrogância. Não é um problema se certas regras forem seguidas.

Um SCR típico possui três terminais, ânodo, cátodo e porta. Em geral, é polarizado para a frente para alguns dispositivos que devem ser controlados com uma tensão positiva no ânodo em relação ao cátodo; no entanto, o SCR bloqueará qualquer corrente, a menos que o gate seja ativado. Para ativar o Gate, ele deve subir através de um limite que, neste projeto, será a tensão do ânodo. Uma vez que a trava estiver ativada, ela permanecerá acesa, mesmo que o Portão caia. Ele permanecerá ligado até a tensão do ânodo cair para perto da corrente zero. Para o CMOS IC, o cátodo é semelhante aos chips GND, o ânodo é o trilho VDD e os Gates são os pinos de E / S. Esse é o ponto crucial, se qualquer pino de E / S subir muito acima do VDD, ele habilitará a trava e criará um curto entre VDD e GND, causando uma quantidade muito grande de corrente e essa corrente manterá a trava queimando o IC.

Para ajudar na proteção contra pequenos picos transitórios, os diodos Shottky são adicionados às linhas de E / S para fixar a entrada em GND - 0,3V e VDD + 0,3V dentro da zona segura. Esses diodos podem suportar apenas uma pequena quantidade de corrente e ainda pode ser necessária uma fixação externa para um design mais robusto.

Para obter mais informações, o EEVblog fez um ótimo tutorial sobre isso: EEVblog # 16 - Tutorial de trava do CMOS SCR

penguin359
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Eu também encontrei uma parte (acho que era 74HCxx) que se comportava como se cada par de entradas tivesse um transistor PNP entre eles, com a base ligada ao VDD. Uma entrada foi levemente puxada para baixo enquanto a outra foi puxada acima do VDD em cerca de 100uA. Uma corrente pequena o suficiente para danificar o chip não seria um problema, mas grande parte desses 100uA fluía para a entrada adjacente.
Supercat
oh interessante talvez esta seja realmente a resposta ...
vicatcu