Quais são algumas das dicas do design de placas de alta frequência?

Eu gostaria de projetar uma placa de circuito impresso para um controlador de loop analógico ... algo com um A / D, D / A e processador a bordo. (DSP ou FPGA, não decidi.) Como isso deve modular sinais analógicos a 10 kHz, ele precisa ser um processador bastante rápido.

Pelo que entendi, projetar uma placa para processadores acima de 150 MHz pode ser muito desafiador devido a problemas de RF. Quais conselhos você pode dar ao projetar uma placa desse tipo? Quais problemas devido ao layout podem ocorrer? Existem bons recursos online com bases de conhecimento para isso?

Obrigado.

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Pontos chave:

• O principal fator determinante do seu circuito é o tempo de subida da lógica. Mesmo se você operar com uma taxa de clock lenta, as bordas rápidas podem criar problemas.
• O tempo máximo de subida do seu sistema fornece a duração crítica do seu circuito. Essencialmente, se o atraso de propagação do seu sinal ao longo do circuito for maior que o tempo de subida do sinal, você precisa se preocupar com o aspecto de alta frequência do projeto.
• Se o comprimento crítico for menor que o layout do circuito, será necessário usar o layout de impedância controlada. Isso inclui:
  • Geometria da trilha (largura e altura da trilha acima de um plano de terra) para dar ao circuito uma impedância característica definida.
  • Terminar os motoristas e / ou receptores com a impedância característica da linha.

Use um plano de aterramento e potência completos. As tampas de desvio são limitadas pela indutância, que é principalmente determinada pelo tamanho da embalagem, traços e vias. Portanto, escolha o menor tamanho de pacote com o qual você possa trabalhar e, em seguida, procure a maior capacitância que não ultrapasse seu orçamento. Se você precisar de mais informações, suba um ou dois tamanhos de pacote e obtenha a maior capacitância desse pacote. Ao conectar a tampa aos planos de terra / energia, use duas vias de cada lado de cada bloco; vias + cap parecerá um H.

A divisão dos planos pode ajudar a isolar as seções analógica e digital. Nunca atravesse um plano dividido com um traço de sinal !!! Mantenha os sinais afastados da borda do quadro. Mantenha os sinais com pelo menos 2x a largura do traço para evitar interferência (simulações são úteis aqui). Mantenha os sinais com largura de traço 5x afastados de sinais altamente ruidosos (como relógios) ou sinais extremamente sensíveis (como entradas analógicas). Use traços de proteção aterrados em torno de sinais ruidosos / sensíveis, se necessário. Evite vias e tocos com sinais ruidosos / sensíveis.

Idealmente, forneça um fio terra por sinal em um conector. Encerre os sinais do conector, porque eles gostam de vomitar EMI. Contas de ferrite ao redor do fio também podem ajudar com o ruído do conector. Evite que os sinais passem por baixo dos conectores.

O plano de terra permite criar traços de microfita, que têm uma impedância bem definida. Você também pode usar resistores de terminação se o seu rastreio for longo. Eu acho que a regra geral é para todos os nS de tempo de subida, você pode ir 2,5 "sem um resistor de terminação.

Use simulações do IBIS para determinar se você precisa de resistores de terminação. FPGAs modernos têm bons truques para esse tipo de coisa; eles podem controlar a força do driver de saída, às vezes até com uma "Impedância controlada digitalmente" (termo Xilinx para a tecnologia). As simulações do IBIS também ajudam aqui na determinação da força de acionamento apropriada.

Confira a enorme lista de boletins informativos do Design Digital de alta velocidade do Dr. Howard Johnson. Verdadeiramente incrível. http://www.sigcon.com/pubsAlpha.htm

Eu sei muito pouco sobre layout de alta velocidade. Mas as três coisas comuns que ouvi são: Evite ângulos retos para traços de sinal (eles causam reflexos), tenha um plano de terra sobre o máximo possível do seu circuito e divida sua placa para ter tipos de sinal semelhantes (baixa- digital de alta velocidade, digital de alta velocidade, analógico) em diferentes áreas, com "pontos de estrangulamento" em seu plano de terra para minimizar a interferência.

Quanto a bons recursos on-line, eu imagino que as fichas técnicas e notas de aplicação do DSP ou FPGA que você está considerando terão boas dicas. Lembro-me de o Xilinx ter coisas boas.

Para abordar seu aplicativo em vez da pergunta que você fez diretamente (as outras respostas falaram sobre isso):

O DSP de 10 kHz para um controlador de loop não é muito rápido. (usamos loops de controle de 5 ou 10kHz para controladores de motores) Com um dispositivo decente, meu palpite é que você deve ser capaz de lidar com ele com uma frequência de clock de 40-80MHz, se necessário, e o mais interessante da nova série de DSPs e microcontroladores é que eles usam multiplicadores de clock de loop de fase travada (PLL) para aumentar internamente a frequência do clock, para que externamente não haja realmente nenhum sinal muito rápido. A série de DSPs TMS320F28xx da TI (consulte as 28044 e 28235) possui um PLL de 5x (meias-etapas de 0,5x a 5x), para que você possa obter um relógio de 100MHz com um cristal de 20MHz.

Para o lado digital, o que você precisa observar mais é garantir um bom par sólido de energia e planos de aterramento para o processador e adicionar capacitores de derivação o mais próximo possível dos pinos da fonte de alimentação do processador. Além disso, em vez de polvilhar um monte de capacitores de 0,1uF, use uma variedade de capacitores de 0,1uF, 0,01uF e 0,001uF. Os capacitores de 0,1uF fornecem mais carga, mas sua indutância parasitária entra em jogo com uma frequência mais baixa do que o que você verá em um capacitor de 0,01uF ou 0,001uF. Os dois últimos não fornecerão tanta carga, mas funcionarão corretamente como limites de desvio para uma frequência mais alta. Tínhamos um design de placa que estava funcionando, mas apresentava uma quantidade moderada de ruído no conversor de analógico para digital do DSP.

A conversão de analógico para digital será o ponto mais fraco do seu sistema. Você provavelmente não precisará se esforçar muito para que o sistema digital funcione corretamente. Mas, a menos que você seja cuidadoso, obterá um desempenho medíocre de ruído no seu ADC. (Receio não ter muita experiência em lidar pessoalmente com isso; outros engenheiros de nossa empresa cuidam do layout, então o que estou dizendo é de segunda mão.) Como lidar com planos de chão é algo discutido por duas abordagens distintas: usar um enorme plano de terra para todo o sistema, versus dois planos de terra separados, um analógico + um digital, interligados no ADC - o primeiro é bom para sistemas de 8 a 10 bits e eu ouço separar áreas digitais / analógicas do circuito é mais importante quando você obtém contagens de bits mais altas (16 bits ou mais).

Não economize em # de camadas da placa. Os aviões de terra e potência são seus amigos.

Leia no rádio amador ou encontre um operador de classe extra para ajudar. Lidamos com esses problemas o tempo todo em frequências muito mais altas. Também usamos o processamento DSP em quase todos os nossos equipamentos. Experimente o material educacional da AARL on-line ou QRZ. Os problemas não são tão difíceis de corrigir, mas há várias áreas problemáticas possíveis a serem observadas.
73, KF7BYU

Como já mencionado, você pode usar um processador rápido com um PLL e ainda ter apenas os sinais de 10kHz + um oscilador de quartzo de 12MHz (próximo à CPU) em sua placa. Dispor isso não será um problema.

Muitas pessoas (incluindo eu) fizeram saída de áudio estéreo de 48kHz em um ARM7TDMI (transmitindo a partir de um cartão SD conectado à SPI no meu caso). Eu até vi decodificação de mp3 no software em um ARM7 de 50MHz executando a partir da RAM (pode haver estados de espera ao trabalhar com o Flash).

Talvez compre uma placa LPC1768 mbed (100 MHz, ADC / DAC e PWMs muito rápidos no chip, barato: 50 €) e faça um protótipo? Somente se isso não for suficiente, comece a jogar com outras coisas (mais caras e difíceis).