Como selecionar um capacitor apropriado para estabilização da tensão de entrada

Tenho um design em que tenho alguns ICs de alta velocidade e preciso colocar um capacitor na linha de tensão de entrada para estabilizar a tensão e proteger contra picos ou quedas. Estou operando em 5v e entre 300 e 500 mA. Minha pesquisa indica que preciso de um capacitor eletrolítico para esta aplicação, mas não tenho idéia de como selecionar o valor de capacitância apropriado. Além disso, por que eu não poderia simplesmente usar um regulador para esse fim? A folha de dados do meu IC indica que eu deveria usar um capacitor, mas um VR não faria um trabalho melhor?

Por que eu não poderia simplesmente usar um regulador para esse fim?

Principalmente, porque cada chip não pode estar ao lado do regulador. Quanto mais seu chip estiver no regulador que o fornece, mais resistência e indutância haverá na conexão do regulador ao pino Vcc (e no pino terra no caminho de volta).

Se o consumo atual de seu chip mudar, essa resistência e indutância resultarão em uma alteração na tensão no pino Vcc.

Não tenho idéia de como selecionar o valor apropriado da capacitância.

Há duas maneiras de ver isso.

1. Quando o seu chip altera seu consumo de corrente, esse di / dt cria uma queda de tensão na indutância de volta à fonte de tensão. Você deseja um capacitor que possa fornecer (ou afundar) o delta da corrente até que a corrente da fonte possa responder.

   Infelizmente, escolher um capacitor dessa maneira exige conhecer duas coisas que você geralmente não sabe: qual será o di / dt gerado pelo chip (esse que você pode conhecer em alguns casos) e qual é a indutância da conexão ao fonte (você pode simular com uma boa ferramenta de integridade de energia, mas isso é caro).

2. Você pode projetar seus capacitores de bypass para fornecer uma conexão de baixa impedância ao terra em todas as frequências de seu interesse.

   Um capacitor de baixo valor terá uma alta impedância em baixas frequências porque $Z=\dfrac{1}{j\omega{}C}$.

   Um capacitor de alto valor exigirá um pacote maior e uma alta impedância em altas frequências devido à sua indutância em série equivalente (ESL), para a qual $Z=j\omega{}L$.

   A solução é colocar vários valores do capacitor em paralelo, para que todas as frequências sejam cobertas. Um bom fornecedor de capacitores fornecerá características de ESL e ESR para que você possa simular sua combinação de capacitores e encontrar uma combinação que funcione.

Minha pesquisa indica que preciso de um capacitor eletrolítico para esta aplicação

Uma configuração comum é um capacitor de cerâmica de 0,1 uF no pino Vcc de cada chip e alguns eletrolíticos de grande valor espalhados pela placa (não necessariamente um por chip). Se isso é apropriado para o seu design, não está claro o que você compartilhou.

Geralmente, os valores altos (em pacotes maiores e geralmente eletrolíticos) não precisam estar tão próximos do chip quanto os capacitores de pequeno valor (pacote pequeno), porque são úteis em frequências mais baixas, onde a indutância os separa da carga (chip ) tem menos efeito. Talvez um capacitor de 10 uF possa ser compartilhado entre 4 ou mais cargas. E alguns capacitores de 47 ou 100 uF podem ser espalhados pela placa.