Compensação por desequilíbrio via contagem no roteamento DDR3

Estou trabalhando em um layout DDR3 na velocidade de clock de 533Mhz em uma configuração T balanceada. No momento, não consigo rotear as linhas de endereço / ctrl com uma quantidade igual de vias (+1 em um número limitado de linhas). Todas as linhas foram roteadas para o mesmo comprimento dentro de 20 mil.

Calculei meu atraso de via como 68 picossegundos, o que corresponde a uma diferença inteira de cm no comprimento efetivo dessas linhas; as velocidades de propagação da placa foram calculadas como 54ps e 69ps por cm externo / interno, respectivamente. A 533Mhz, o sinal propaga 13,6 cm a 17 cm (dependendo das camadas interna / externa) em meio ciclo, o que significa uma inclinação de cerca de 6-7% para essas linhas.

Posso confiar no DQS e escrever a calibração de nivelamento para absorver essa diferença em comprimentos efetivos ou devo cortar um cm das linhas com as vias adicionais?

A grande vantagem do DDR3 sobre o DDR2 é que ele permite que o barramento de endereços / ctrl use a topologia fly-by em vez de T. balanceado. O fly-by é a topologia recomendada e mais fácil para DDR3. O T balanceado ainda é possível para DDR3, mas é desencorajado.

O nivelamento de gravação e o nivelamento de leitura devem ser capazes de lidar com os atrasos incompatíveis. Esse não é o problema aqui. Seu problema será, ao contrário, reflexões incompatíveis, o que afetará a integridade do sinal.

Eu recomendo que você resolva o problema alternando para a topologia instantânea. É explicado um pouco aqui: https://www.youtube.com/watch?v=7sxBBvF12JY