Desviar capacitores entre via e chip?

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No Desacoplamento de tampas, layout de PCB , são apresentadas três variantes da colocação de tampas de desvio:

Canal

Nos comentários, menciona-se que C19 é a pior abordagem, C18 é um pouco melhor e C13 é a melhor maneira, o que é um pouco contrário ao meu entendimento, por isso, gostaria de esclarecimentos.

Eu esperaria que o layout C19 estivesse próximo do ideal:

  • o capacitor é colocado alinhado entre as vias e os planos de suprimento, para que os componentes de alta frequência possam ser filtrados de maneira ideal
  • as vias não estão muito distantes

Eu provavelmente usaria traços mais amplos entre o capacitor e as vias (o AN574 da Altera sugere isso).

C13 é um pouco mais próximo do IC, mas as vias estão na extremidade mais distante da conexão, então eu esperaria um comportamento pior em altas frequências (provavelmente alto demais para importar, mas ...)

O layout C18 é o pior:

  • as vias estão distantes, aumentando a impedância indutiva
  • o loop é bastante grande
  • mesmos problemas que o C13 com ondulação de alta frequência

Onde estou errado com minha análise?

pcb-design bypass-capacitor Simon Richter
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Talvez esteja faltando alguma coisa, mas não vejo muita diferença entre as três, assumindo uma placa de 4 camadas com planos de energia sob o chip. O C13 tem um pouco mais de resistência das tampas aos planos de potência, por isso pode mostrar menos ressonâncias. Eu ficaria muito mais ansioso para acreditar nas afirmações se o autor pudesse mostrar empiricamente que uma é significativamente melhor que a outra (com um TDR ou qualquer outra coisa).
Spehro Pefhany

Respostas:

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A abordagem correta da EMC é C19 porque a ondulação de alta frequência gerada a partir do IC é roteada sobre os blocos C19 e, portanto, é filtrada.

Lembre-se da frequência de ressonância. Se o ruído é gerado a> 300MHz, um capacitor X7R "clássico" 100nF 0603 (1608 métrico) é muito grande porque sua frequência de ressonância é de cerca de 20MHz e em frequências maiores do que começa a funcionar como um indutor. Um capacitor com 1nF ou 100pF seria necessário aqui.

Para simular que você pode nos REDEXPERT ou SimSurfing . O tamanho e a classificação de tensão do capacitor também desempenham um papel importante.

Existem dois aspectos:

  • Redução do ruído e ondulação de alta frequência
  • Entrega de energia para o IC

O resultado dessas duas considerações é usar vários capacitores em diferentes tecnologias:

  1. Algumas centenas de pF a alguns nF (por exemplo, 100pF a 3,3nF em 0402 ou 0603) o mais próximo possível do caminho C19 (rota do IC para o capacitor e depois desça para planos com vias)
  2. Uma tampa de cerâmica maior com algumas centenas de nF (100nF - 1uF)
  3. Uma tampa de tântalo com alguns uF

Essa é minha abordagem para reduzir a EMC.

zaan
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O importante aqui é como você pensa sobre o layout. O C19 impedirá que a alta frequência do chip entre nos trilhos e vice-versa, mas você não está tentando filtrar o ruído de alta frequência (pelo menos geralmente), mas tentando minimizar a impedância através dos trilhos de força do perspectiva do CI .

Efetivamente, o C13 possui o capacitor e os trilhos de energia em paralelo nas conexões de energia do chip. O C19 os possui em série e o C18 é uma mistura dos dois.

Connor Wolf
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O capacitor e os planos de energia são eletricamente paralelos nos três casos. A única diferença é a localização relativa das indutâncias parasitárias das vias e dos traços.
Dave Tweed
Eu acho que posso ver como esse layout diminui a impedância dos traços, e a indutância das vias pode ser realmente benéfica aqui, pois a tensão de alimentação ultrapassaria após um período de consumo de corrente alta, recarregando os capacitores mais rapidamente. No entanto, isso também significa que essa superação alcançaria o IC primeiro. Não tenho certeza do que é preferível na prática.
Simon Richter