Há algumas perguntas que mencionam a diferença entre processos CMOS padrão e fabricação de DRAM:
Por que os microcontroladores têm tão pouca RAM?
Como eles integram a lógica em um processo DRAM enquanto fabricam SDRAM?
Que diferenças são essas exatamente, ou isso é totalmente um segredo comercial? Gostaria de uma resposta detalhada para alguém com um entendimento geral de alto nível do processo litográfico.
Aqui está um artigo (um pouco datado) que discute as diferenças: http://www.ece.neu.edu/faculty/ybk/publication/ASSESSING_MERDRAM_ELSEVIER.pdf
Basicamente, tudo se resume a algumas diferenças importantes.
Corrente de fuga. Os transistores de passagem para as células DRAM devem ter vazamentos extremamente baixos, caso contrário, a corrente de vazamento afetará o bit armazenado na célula tão rapidamente que os dados serão perdidos entre os ciclos de atualização. Uma técnica usada é a polarização do substrato - o 'volume' da bolacha é mantido em uma voltagem diferente de zero para alterar o desempenho do transistor. Para a lógica, você deseja que o substrato fique em 0V para o melhor desempenho (velocidade mais alta). O documento indica que a construção de uma DRAM em um processo lógico de 0,5 um resultaria em um ciclo de atualização 20 vezes mais frequentemente do que seria necessário para um processo DRAM. A taxa de atualização mais alta causará aumento no consumo de energia e pode causar atrasos no acesso à memória.
Tensões limite. São necessárias tensões de limite alto para diminuir a corrente de vazamento. No entanto, os transistores de tensão de limite alto são mais lentos para comutar, pois a tensão de entrada precisa subir mais alto antes que o transistor comute, exigindo mais tempo. A tensão limite pode ser ajustada aplicando um viés de substrato ou aumentando a concentração de dopante. O documento afirma que as tensões limiares do processo DRAM são cerca de 40% maiores que as tensões lógicas do processo. É possível dopar diferentes transistores em quantidades diferentes, mas isso aumenta a complexidade do processo.
Interconexões no chip. Os projetos de DRAM são muito regulares e envolvem muitos fios paralelos com relativamente pouco cruzamento. Os projetos lógicos exigem muito mais complexidade. Como resultado, os processos DRAM não suportam tantas camadas de metal quanto os processos lógicos. A superfície de uma DRAM também é muito acidentada devido à construção das células DRAM, limitando o número de camadas de metal que podem ser usadas. Os projetos lógicos são muito mais planos e as técnicas de planarização são usadas (polimento muito fino) para achatar (planarizar) cada camada antes que a próxima camada seja construída sobre ela. Os processos DRAM geralmente suportam cerca de 4 camadas de metal, enquanto os processos lógicos suportam mais de 7 ou 8. O estado lógico atual da arte é de 13 a 14 camadas de metal.
Outros problemas. O vazamento da célula DRAM deve ser mantido muito baixo para manter a carga nos capacitores da célula. Os capacitores também devem ser muito eficientes na área, o que não é fácil com capacitores de silício. Os processos DRAM usam um processo bastante especializado para construir os capacitores que não estão disponíveis em processos lógicos regulares.
TL; DR: os processos DRAM produzem lógica lenta, os processos lógicos produzem DRAM com vazamento. As principais diferenças de processo são a contagem de camadas de metal, dopagem de transistor, construção de capacitores e polarização de substrato.