Por que os reguladores LDO têm uma queda de tensão tão grande?

Por que os reguladores lineares da LDO não usam MOSFETs como componente principal para poderem ter um abandono mínimo = 0 (bem, dependendo da corrente, ainda deve haver alguns mV)?

Ou pode-se esperar construir um regulador de abandono 0 baseado em um MOSFET e um opamp?

Não são reguladores com uma queda de tensão para perto de 0 mV. Verifique a figura 5 na página 6 no regulador TPS73101, sem tampa, NMOS, 150mA de baixa queda com proteção contra corrente reversa .

Outro exemplo é o LTC1844 - 150 mA, Micropoder, Baixo Ruído, Regulador Linear VLDO .

O problema dos reguladores com tensões de queda tão baixas é que nessas regiões eles têm parâmetros ruins ( regulação de linha / carga e PSRR ).

Quanto à parte, se é possível construir esse regulador com um amplificador operacional e um dispositivo MOS discreto - sim, é possível. Você precisará usar o PMOS e cuidar da estabilidade (não é fácil tornar um loop de feedback estável nessa configuração).

Se você deseja um LDO super baixo, precisa de um dispositivo com uma tensão de saturação de entrada a saída extremamente baixa (por exemplo, um FET) e alguma maneira de ter a tensão de controle maior que a entrada.

O uso de um BJT sempre o limitará ao $V_{CE}$tensão de saturação, além de você precisar de corrente base suficiente para garantir que o transistor esteja totalmente ligado quando necessário. Também o$V_{BE}$tensão deve ser levada em consideração. Se a base estiver 1V abaixo do coletor, o emissor deverá ser superior a 1V +$V_{BE}$ mais baixo.

Se você estiver usando um FET de canal N como o elemento de passagem em série, precisará obter um gate suficientemente alto acima da fonte para que o FET possa realizar completamente. Muitos FETs no nível lógico precisam de mais de um volt. Muitos FETs com boas$R_{DS(on)}$precisa ainda mais do que isso. Se você amarrar o portão à tensão de entrada, por exemplo, pode esperar que o$V_{GS}$ a tensão limite será reduzida no MOSFET, tornando-o um LDO 'com perdas', conforme a definição da sua pergunta.

Um LDO discreto usando um FET e um driver capaz de ligar completamente o MOSFET (ou seja, tensão de porta mais alta que a tensão de entrada) permitirá que você faça um LDO que terá apenas uma série $R_{DS(on)}$perda, teoricamente. Mas, novamente, se você já tem um trilho mais alto disponível, por que não usá-lo como entrada do regulador e parar de se preocupar com o LDO super baixo?

Alguns LDOs usam um MOSFET externo:

http://www.micrel.com/page.do?page=/product-info/products/mic5156.shtml

Projetei um circuito regulador linear LDO discreto usando um MOSFET de canal n para gerar uma tensão negativa. Isso foi há 22 anos e publiquei em uma revista eletrônica criada para carregar baterias SLA a 13,8 volts.

Milhares foram construídos de uma forma ou de outra e eu não tive nenhum problema de estabilidade. Este antigo circuito simples poderia ser configurado com um canal FET p e tensões de saída mais baixas e atualmente a queda seria limitada pelo baixo MOSFET na resistência. Peças SMD significam que discretos não são uma penalidade, então eu sei que uma queda realmente baixa agora é possível.