Análise de circuitos - Função de BJT?

Respostas:

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Não tenho certeza, mas parece que eles são usados ​​para desligar o Q1 rapidamente. Siga meu raciocínio e veja se isso faz sentido para você.

Antes de tudo, você deve consultar a folha de dados do chip controlador BQ2031 . Ele descreve as operações do chip e informa que seu pino MOD é a saída PWM que permite controlar o ciclo de carregamento através (finalmente) do Q1.

Na página 10, você verá a fórmula da frequência de operação, que dependerá do valor de C12 (veja o esquema completo na nota do aplicativo): 1000pF = 1nF define a frequência em 100kHz, ou seja, um período de 10us. Isso é importante porque nessa frequência C4 pode ser considerado um curto-circuito: na verdade, quando MOD está BAIXO e Q4 + Q5 está desligado, as cargas C4 passam por R4, base de Q2, R6 e R21 (então alcançamos a saída que está no solo para o sinal): um total de ~ 40kOhm. Isso torna uma constante de tempo RC de C4 x 40kOhm = ~ 40us, muito mais longa que o período PWM (a descarga segue um caminho diferente, mas a resistência vista por C4 é semelhante).

Portanto, podemos considerar C4 um curto para o sinal PWM. Portanto, podemos ver que Q2 e Q3 têm uma função complementar em relação a Q4 + Q5: esses últimos ativam Q1 mudando seu portão para o terra, enquanto Q2 + Q3 desativam Q1 mudando seu gate para "+" (e descarregando seu gate capacitância rapidamente).

O fato de Q2 e Q3 terem os mesmos números de peça que Q5 e Q4 (respectivamente) pode ser visto como uma pista de sua ação complementar.

Lorenzo Donati - Codidact.org
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Obrigado pela explicação detalhada, eu estava no caminho certo, na maior parte! D2 é um Zener de 15V, isso significa que a tensão mínima aplicada ao Gate de Q1 seria 15V? Desejo implementar este carregador em um aplicativo que aceite até 48V DC no VIN. A maioria dos FETs pode tolerar apenas + -20V para o Gate to Source.
AJBotha
De acordo com a folha de dados do MTP23P06V, o Vgs é limitado a + -15V (contínuo), portanto, provavelmente o Zener está lá para evitar danos ao Q1 no caso de alguns picos. Usar esse circuito até 48V implica uma reformulação geral, provavelmente.
Lorenzo Donati - Codidact.org
Obrigado pela ajuda. Parece que eu tenho algumas pesquisas de circuito de driver para fazer!
AJBotha
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Coletivamente, a rede de Q2, Q3, Q4, Q5, R4, R6, R7, R8, R22, C4 e D2 é o que você chamaria de circuito gate-drive . O objetivo desse circuito é evidente em seu nome; neste caso, é para trocar o PFET Q1 controlando o carregamento e descarregamento de sua capacitância de fonte de porta. Q2 / Q3 e Q4 / Q5 são conectados como um par Sziklai para obter um ganho de corrente mais alto. (Quanto maior a capacidade atual de fornecimento e naufrágio, mais rápido você pode carregar e descarregar as Cgs do FET.)

O par Q4 / Q5 atua para ativar o FET (cobra Cgs) e o Q2 / Q3 age para desativar o FET (descarrega Cgs).

ConduitForSale
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Obrigado por apontar o nome do circuito, que certamente facilita a pesquisa. Talvez você possa conferir meu comentário no post de LorenzoDonati sobre as tensões permitidas?
AJBotha
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Bem ... Q2 / Q3 são na verdade pares Sziklai. Assim como Q4 / Q5, embora não seja um exemplo topologicamente puro.
gsills
Obrigado pela correção, nunca havia encontrado esse termo antes.
ConduitForSale
Muito interessante, nunca vi isso antes. Obrigado! @gsills
AJBotha
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Apenas para constar: "... carregamento e descarregamento de sua junção fonte-porta ..." Q1 não é um JFET nem um BJT, mas um MOSFET de canal P, portanto, não possui junção fonte-porta. Você provavelmente quis dizer " capacitância ".
Lorenzo Donati - Codidact.org