(Esta questão me ocorreu como resultado de uma pergunta diferente aqui.)

Normalmente, sou exigente em usar capacitores de desacoplamento perto de todos os pinos de energia nos CIs, grandes e pequenos, analógicos ou digitais. Também uso aviões de força e terra nos projetos de PCB, quando possível. Geralmente, tento usar as "boas práticas" para obter um design robusto e confiável. E, até onde eu sei, fui bem-sucedida.

A questão é: quais são os indicadores de desacoplamento inadequado. Suponha que eu decidisse não incluir as tampas de desvio nos pinos de alimentação de um microcontrolador ou transceptor CAN, ou qualquer outra coisa.

Existem alguns indicadores óbvios, como o microcontrolador redefinindo espontaneamente, mas deve haver problemas mais sutis que eu nem vejo, ou que podem não atribuir a desacoplamento inadequado.

Os sintomas são que, na maioria das vezes, tudo ficará bem, exceto às vezes não. Isso pode depender dos dados e muito difícil de reproduzir.

Pense no que está acontecendo. De repente, alguns chips aumentaram sua demanda atual. Isso fez com que a tensão de energia imediata caísse para um nível em que a operação correta não é mais garantida. Mesmo se não, a mudança rápida da tensão de alimentação pode causar problemas.

É muito difícil prever o que exatamente esse problema pode ser e em que limite de tensão ou derivada de tensão ocorre. Uma linha de dados pode ser temporariamente interpretada no estado errado. Um flip-flop pode ser invertido. Você não sabe. O que quer que aconteça também é uma função da temperatura, mesmo do aquecimento desigual da matriz. Tente reproduzir isso exatamente de um teste para o outro.

Portanto, a questão é que as coisas podem ficar esquisitas. Talvez. As vezes.

Os problemas que você obtém variam muito, dependendo do circuito usado e dos CIs usados. Acho que sua melhor aposta não é procurar um comportamento problemático específico do circuito, mas apenas verificar diretamente sua voltagem Vcc-GND no seu osciloscópio o mais próximo possível do pino dos seus CIs.

Durante a operação, você deverá ver uma linha plana (tensão CC pura). Se você tiver ondulações, isso indica que seu desacoplamento é insuficiente. Você deve observar a tensão em todos os estados que seu circuito pode ter e por um longo período de tempo. Ondulações podem aparecer periodicamente durante uma transmissão digital apenas por exemplo. Além disso, você deve repetir essa medição para todos os ICs na sua PCB, mesmo que estejam no mesmo barramento de força.

A frequência da ondulação é muito importante, pois indica o tipo de capacitor necessário para atenuar essa ondulação específica. Por exemplo, uma ondulação de baixa frequência (abaixo de 1 kHz) será filtrada facilmente com um capacitor de alumínio, enquanto uma ondulação de alta frequência (100 kHz ou 1 Mhz) será mais facilmente filtrada por um capacitor de filme ou capacitor de cerâmica.

A amplitude da ondulação fornece uma idéia de quanto deve ser o Farad seu capacitor de desacoplamento.

Eu acho que esse método é o melhor para garantir que seu circuito não sofra desacoplamento ruim em vez de procurar um comportamento estranho / inconsistente.

Eu tenho uma resposta mais fácil e mais curta:

Quando você tem um poder inadequado, terá todos os tipos de problemas estranhos que geralmente não estão relacionados entre si e que, à primeira vista, parecem impossíveis de explicar.

Esta resposta possui 4 partes: ajuste de instabilidade, driver de porta de alimentação, ADC e dataeye / PAM.

Suas especificações de jitter não serão possíveis e a reprodução de áudio será 'barulhenta'. Sua phasenoise (aka jitter) não será possível e seu link sem fio pode nem ser sincronizado; suas taxas de erro de bit ou erro de pacote serão inaceitáveis; seus links sem fio duplex (destinados a permitir a transmissão e o recebimento simultâneos) serão desativados porque a fase de fechamento do transmissor entrará diretamente na parte do espectro planejada para o receptor.

Para CIs de controladores de potência, dados os longos condutores GND e VDD, espere que os trilhos entrem em colapso inicialmente e depois soem para cima, bem acima do VDD. Em 5 ou 10 volts, são fornecidos 3 cm de fio nas derivações de Cbypass sem montagem na superfície ou na ausência de plano de aterramento.

^{simular este circuito - esquemático criado usando o CircuitLab}

Portanto ... a autodestruição é resultado de capacitores de desvio não locais.

O circuito ressonante são as indutâncias de derivação e o C_well_substrate no chip, que é muito menor que o Cbypass de PCB.

[edit] Em relação aos OpAmps e ADCs: Suas medições mostrarão amplo código de difusão. O seu Vamp opamp nunca se acalma, porque o VDD está tocando em altas frequências e aparecendo diretamente no Vout do OpAmp, para ser digitalizado pelo ADC.

Seu DataEye será instável, barulhento, com partes superiores não planas, o que intermitirá interferência entre os símbolos, porque o VDD nunca fica quieto, nunca se estabilizou e que a ondulação do VDD dispara através dos OpAmps para o seu sinal porque os OpAmps têm 0dB PSRR em alta freqüências (toque do capacitor).

Qualidade de fornecimento, integridade do sinal e margem para erro!

Se você já sabe o que significa DVT e executa um DFM, DFT e DVT rigoroso nas especificações do projeto, convém adicionar o teste de confiabilidade da suscetibilidade no seu plano de Teste de Validação de Design. Isso inclui: forçar a tensão de alimentação para limites de +/- 10% e alterar as frequências de cristal +/- para procurar erros funcionais (também conhecido como teste de plotagem Schmoo). - Você faz o mesmo com oi / lo Temp e alta% de RH enquanto injeta ruído de pulso 1A usando um loop sobre os chips, procurando faixas de alta impedância com fontes de alta impedância que não podem suprimir o ruído acoplado.
- Você pode farejar a placa com um fio terra da sonda em curto para inclinar e olhar em um analisador de espectro ou escopo com sensibilidade máxima procurando ruído e depois injetar ruído de volta usando um loop de tamanho semelhante de um gerador de pulso DIY de 1 amp à procura de problemas funcionais.

Assim como prever quando o vidro se quebra, os sistemas binários em um mundo analógico funcionam perfeitamente até que se quebre.

Para entender a margem para erros sintomáticos, é preciso entender onde o ruído entra e sai.

O RUÍDO pode ser medido com precisão e a margem para erro determinada.

• Fontes: por condução, indução ou acoplamento C
  • $V=Ldi/dt$$I_c=CdV/dt$$t_R$$t_D$ na pista.

    • O ESD para o quadro gnd também é EMI que é acoplado como deslocamento do solo ou interferência de sinal.

• destinos: por condução, indução ou acoplamento C
  • PSRR: Cada porta possui uma zona linear, mas, diferentemente dos amplificadores operacionais com polarização de fonte de corrente, a taxa de rejeição de ruído de fornecimento é não-linear e só é crítica durante a comutação quando os drivers Nch e Pch estão ativos e não apenas injetam ruído nos trilhos, mas também emitem ruídos. trilho para a saída. O ruído diferencial de fornecimento entre o emissor e o receptor implica uma mudança no limiar para o ponto de transição de pico no tempo, que determina se várias transições podem passar pelo portão ou não. Quando o interruptor está totalmente conduzindo, a impedância / reatância da faixa pode ser muito maior que a impedância do driver, que varia de 22 a 33 ou 50 +/- 20% Ohms para diferentes famílias de lógica de tensão. (> 300 Ohms para a série CD4000 herdada)

Correntes induzidas por grandes loops de sinal em vez de desviados através de Cap nas proximidades para planos Vss: Vdd (planos de baixa indutância)

Podemos prever todos os resultados da comunicação binária como uma relação sinal / ruído analógico, SNR, com uma função de probabilidade ou uma taxa de erro de bit. (BER).

• Então, qual é o SNR da Logic?

  • 40dB é bom (<1% Vpp), 30 dB é justo, 20 dB é ruim (10% Vpp)

• Existe uma taxa de erro de bit para qualquer sinal lógico?
  • Sim, mas geralmente é ridiculamente grande, até que você não siga as Regras de projeto para planos de força / aterramento e tampas de desacoplamento. Em seguida, pode tornar-se praticamente pequeno se você negligenciar a dissociação ou for muito complexo para calculá-la, para sempre testar a margem antes de entrar em produção crítica, onde os custos de falha são altos.
  • Qual é o sinal?
  • Vss, Vdd cada um tratado como sinal para algum ponto de referência próximo ao chip de recebimento ou envio.
  • O que é ruído?
  • Uma perturbação pequena o suficiente que não pode ser vista com facilidade, mas grande o suficiente para fazer com que seu projeto falhe logo após o envio. ;) equivalente a "Soprar uma framboesa"
  • Basicamente, qualquer coisa que não seja um sinal de forma de onda da folha de dados.
  • Qual é o limite de entrada?
  • aprox Vss / 2 +/- x% ou 1.3V para 74HCTxx e RS-232 (sim, isso mesmo)
  • O que são $V_{oh(min)}$ e $V_{ol(max)}$ ?
  • esses são os níveis de saída (hi / lo) nas especificações de IC. para cada família de lógica projetada para oferecer boa margem de ruído (na maioria dos casos) Não garante que seu sistema esteja livre de erros de EMI! Esses níveis na corrente declarada também definem o motorista Ron ou$RdsOn$impedância (max) para Hi (1) e Low (0). Normalmente, 25 ohms na lógica 74ALV e 50 ohms na lógica 74HC.
  • O que são $V_{oh(min)}$ e $V_{ol(max)}$? Esses são os níveis de margem definidos para garantir uma troca confiável.
  • portanto, vemos que há uma margem de ruído inerente no design da lógica, com a diferença entre esses níveis e o verdadeiro limite da Vth entrada do comutador. Para TTL, você pode medir isso em qualquer entrada flutuante com a sonda no terra. Para o CMOS, você pode testar qualquer porta com um feedback negativo R como 1Mohm e observar isso como o limite de entrada na região linear com um ganho de tensão de pelo menos 10 por porta interna. As portas NAND são 3 estágios de inversão, portanto, possuem um ganho linear> 1k. Isso tem sido verdade em todas as famílias CMOS, que eu já vi.

^{simular este circuito - esquemático criado usando o CircuitLab}

Não é mostrado o ESR de 100 ohm dos diodos e capacitância de entrada e muitos outros detalhes.

Existem excelentes razões para usar um plano de potência e terra separado o mais próximo possível para aumentar a capacitância entre eles. A indutância de um quadrado é a mesma para um PCB inteiro ou um pequeno capacitor de chip. Existem boas razões para escolher 0,01uF sobre 0,1uF e vice-versa, se você optar pela cerâmica, SRF com correntes de relógio síncronas e layout da pista. Você pode avaliar seu problema de ruído detectando um loop de osciloscópio e medindo a integridade do sinal da fonte sem um clipe de aterramento, usando conexões de ponta e barril de 1 cm na sonda 10: 1> 300MHz.

Aprenda a testar sua margem de ruído em todos os designs

• normalmente planejado na TVP, mesmo se você tiver muita experiência com EMI. Por proximidade (1 cm), teste de detecção de RF e injeção de ruído.

Lembre-se de que em seu layout a distância do loop não apenas determina a indutância do caminho, mas a área do loop determina os níveis de ruído do campo EH.

Os sintomas funcionais dos erros de ruído lógico são inesperados, quando você menos espera