Estou trabalhando no meu primeiro projeto esquemático importante e gostaria muito de receber algum feedback sobre o lado analógico da interface Ethernet 1000BASE-T. Estou mais preocupado com o término da linha analógica e o suprimento isolado dos sinais analógicos e o plano de aterramento separado. Este é o lado analógico. Eu usei a mesma tensão de derivação central do analógico phy e isolou o GND usando um indutor de núcleo de ferrite.
Aqui está a energia analógica no PHY (tampas de desacoplamento suficientes? Usei tantas tampas quanto os pinos de alimentação de entrada):
Estou um pouco preocupado com o fato de o phy (88e1111) não ter um GND analógico dedicado, então eu suporia que as saídas analógicas são relativas ao GND global. Isso não atrapalha meu isolamento de terra externo ao dispositivo?
Eu também agradeceria se você pudesse criticar meu layout esquemático, um cliente vai ver isso e eu quero que seja perfeito!
fonte
Respostas:
Suas terminações parecem corretas, supondo que este PHY exija transformadores com proporção de 1: 1.
fonte
Veja a folha de dados Intel 8257 Gig Phy para obter informações excelentes sobre o layout da placa de circuito impresso e as informações sobre a divisão do solo. Doc. Intel 324990-007
fonte
Você provavelmente tem um erro sério:
Se GND_PHY1 é o terra analógico, por que os capacitores de acoplamento de terminação (c9-c12) não estão conectados a ele? (no esquema que você mostrou que eles estão conectados ao terra marcado por um símbolo de "aterramento")
Além disso, os pinos 10, SHA1 e SHA2 do U8 podem ser conectados ao terra do chassi, se houver.
o pino VCC em u8 deve ser desacoplado pelo capacitor de 100nF ao terra analógico. Além disso, é preferível (mas não mais barato) alimentá-lo através de um cordão de indutor / ferrite em série.
fonte