Por que a porta NAND é preferida à porta NOR na indústria?

Li em vários lugares que o portão NAND é preferido sobre o portão NOR na indústria. Os motivos apresentados online dizem:

O NAND possui um atraso menor que o Nor devido ao NAND PMOS (tamanho 2 e em paralelo) quando comparado ao NOR PMOS (tamanho 4 em série).

Segundo meu entendimento, o atraso seria o mesmo. É assim que eu acho que funciona:

• Atraso absoluto (Dabs) = t (gh + p)
• g = esforço lógico
• h = esforço elétrico
• p = atraso parasitário
• t = unidade de atraso constante da tecnologia

Para NAND e NOR, o portão (gh + p) passa a ser (Cout / 3 + 2). Também t é o mesmo para ambos. Então atraso deve ser o mesmo, certo?

1. NAND oferece menos atraso.

Como você estava dizendo, a equação para o atraso é Mas o esforço lógico g para NAND é menor que o da NOR. Considere a figura que mostra 2 portas CMOS NAND e NOR de entrada. O número em relação a cada transistor é uma medida de tamanho e, portanto, de capacitância.

O esforço lógico pode ser calculado como . Que dá$g = C_{in}/3$

• $g = 4/3$$g = \frac{n+2}{3}$
• $g = 5/3$$g = \frac{2n+1}{3}$
• consulte wiki para obter a tabela.

$h=1$$p=2$

EDIT: Eu tenho mais dois pontos, mas não tenho 100% de certeza sobre o último ponto.

2. NOR ocupa mais área.

Adicionando os tamanhos dos transistores na figura, fica claro que o tamanho da NOR é maior que o da NAND. E essa diferença de tamanho aumentará à medida que o número de entradas for aumentado.

O portão NOR ocupará mais área de silício do que o portão NAND.

3. O NAND usa transistores de tamanhos semelhantes.

Considerando a figura novamente, todos os transistores na porta NAND têm tamanho igual ao da porta NOR. O que reduz o custo de fabricação do portão NAND. Ao considerar portões com mais entradas, os portões NOR requerem transistores de 2 tamanhos diferentes cuja diferença de tamanho é maior quando comparados aos portões NAND.

Grosso modo, os transistores Nmos permitem o dobro da área atual por canal em comparação aos transistores Pmos. Você pode pensar nisso como se o Nmos tivesse metade da resistência de um Pmos de tamanho igual. Do jeito que a topologia do Cmos Nand é, ela se presta a ter tamanhos de transistores mais iguais, como você pode ver aqui:

Se uma das entradas for baixa, uma única resistência Pmos aumenta a saída. Se ambas as entradas forem altas, haverá 2 resistências Nmos (~ = 1 resistência Pmos). Se todos os transistores tiverem o mesmo tamanho mínimo de um nó de tecnologia, essa topologia será ideal porque, se você estiver dirigindo a saída alta ou baixa, a resistência ao terra ou ao Vdd será a mesma.

Por fim, a razão pela qual os transistores de Pmos não são tão bons quanto os de Nmos se deve à menor mobilidade de portadores de orifícios, que são a maioria dos portadores de um PMOS. O portador majoritário do Nmos são elétrons com mobilidade significativamente melhor.

Além disso, não confunda Nand Flash com Nand Cmos. A memória Flash Nand também é mais popular, mas isso por diferentes razões.