Perguntas com a marcação «system-verilog»

15

Qual é a diferença entre teste e verificação?

Todo livro didático que eu vi mostra muito o fato de que teste e verificação são dois conceitos diferentes. No entanto, nenhum deles fornece uma distinção clara (ou suficientemente clara para mim, finalmente). Para fornecer algum contexto, estou interessado na verificação de projetos de hardware...

8

Por que atrasos não podem ser sintetizados no Verilog?

Eu sempre li que os atrasos declarados no código RTL nunca podem ser sintetizados. Eles são feitos apenas para fins de simulação e as ferramentas de síntese modernas apenas ignoram as declarações de atrasos no código. Por exemplo: x = #10 y;será considerado como x = y;pela ferramenta de...

verilog vlsi system-verilog asic

8

Diferença entre >> e >>> no verilog?

Qual é a diferença entre >>e >>>no verilog / system verilog? Eu sei que ==testa apenas 1 e 0, enquanto ===testa 1, 0, X, Z. Então, como isso é semelhante ao operador de

verilog system-verilog data-operator