Perguntas com a marcação «verilog»

Verilog é uma linguagem de descrição de hardware (HDL) usada para modelar sistemas eletrônicos. É mais comumente usado no design, verificação e implementação de chips lógicos digitais. Marque também com [fpga], [asic] ou [verificação] conforme aplicável. As respostas para muitas perguntas da Verilog são específicas do alvo.

24
Técnicas de delimitação / sincronização de protocolo serial

Como a comunicação serial assíncrona está amplamente difundida entre os dispositivos eletrônicos até hoje em dia, acredito que muitos de nós já encontramos essa pergunta periodicamente. Considere um dispositivo eletrônico De um computador PCconectado à linha serial (RS-232 ou similar) e necessário...

serial communication protocol brushless-dc-motor hall-effect hdd scr flipflop state-machines pic c uart gps arduino gsm microcontroller can resonance memory microprocessor verilog modelsim transistors relay voltage-regulator switch-mode-power-supply resistance bluetooth emc fcc microcontroller atmel flash microcontroller pic c stm32 interrupts freertos oscilloscope arduino esp8266 pcb-assembly microcontroller uart level arduino transistors amplifier audio transistors diodes spice ltspice schmitt-trigger voltage digital-logic microprocessor clock-speed overclocking filter passive-networks arduino mosfet control 12v switching temperature light luminous-flux photometry circuit-analysis integrated-circuit memory pwm simulation behavioral-source usb serial rs232 converter diy energia diodes 7segmentdisplay keypad pcb-design schematics fuses fuse-holders radio transmitter power-supply voltage multimeter tools control servo avr adc uc3 identification wire port not-gate dc-motor microcontroller c spi voltage-regulator microcontroller sensor c i2c conversion microcontroller low-battery arduino resistors voltage-divider lipo pic microchip gpio remappable-pins peripheral-pin-select soldering flux cleaning sampling filter noise computers interference power-supply switch-mode-power-supply efficiency lm78xx
24
Como aprendo HDL

Eu tenho um curso de Design Digital neste semestre e adoro isso. Agora eu sei que a maior parte do trabalho em sistemas embarcados e design digital é feita primeiro em simuladores de computador e depois implementada usando hardwares. Então, eu queria saber como devo aprender sobre HDL. Eu tenho...

simulation vhdl verilog hdl
22
Por que as travas inferidas são ruins?

Meu compilador reclama de travas inferidas em meus loops combinatórios ( always @(*), no Verilog). Também me disseram que travas inferidas devem ser preferencialmente evitadas. O que exatamente há de errado com travas inferidas? Eles certamente tornam os loops combinatórios mais fáceis de...

verilog hdl latch
15
Diferença entre atribuição de bloqueio e não bloqueio Verilog

Eu estava lendo esta página http://www.asic-world.com/verilog/verilog_one_day3.html quando me deparei com o seguinte: Normalmente, temos que redefinir os flip-flops; assim, toda vez que o relógio faz a transição de 0 para 1 (posedge), verificamos se o reset é afirmado (redefinição síncrona) e...

verilog
14
Como os transistores BJT funcionam em um estado saturado?

Isto é o que eu sei sobre NPN BJTs (transistores de junção bipolar): A corrente do emissor base é amplificada vezes HFE no emissor-coletor, de modo que Ice = Ibe * HFE Vbeé a tensão entre o emissor-base e, como qualquer diodo, é geralmente em torno de 0,65V. Não me lembro Vec, no entanto. Se...

transistors bjt physics saturation camera detection arduino power electromagnetism inductive design digital-logic vhdl led spectrum-analyzer soldering dc-motor glue voltage diodes high-voltage rectifier dsp arduino microcontroller digital-logic mbed fpga xilinx vhdl spartan pcb-design esd integrated-circuit function-generator stepper-motor ratings capacitor resistors surface-mount dsp power-supply resistance inductive arm compiler keil linux simulation communication filter digital-logic signal rectifier transformer frequency generator counter verilog fpga arduino serial computers audio fpga verilog spartan legal
13
Verilog: XOR todos os sinais do vetor juntos

Digamos que recebi um vetor wire large_bus[63:0]de largura 64. Como posso XOR os sinais individuais juntos sem escrever todos eles: assign XOR_value = large_bus[0] ^ large_bus[1] ^ ... ^ large_bus[63] ? Estou especialmente interessado em fazer isso para vetores em que a largura é especificada por...

verilog
11
Existe um "Design Patterns" para RTL sintetizável?

Para o software, o livro Design Patterns é um conjunto de padrões para fazer coisas comuns em software e fornece aos profissionais de software uma terminologia comum para descrever alguns dos componentes que eles precisam criar. Existe um livro ou recurso desse tipo para RTL sintetizável ou RTL em...

vhdl verilog best-practice
11
Projetos para iniciantes em um FPGA?

Bloqueado . Esta pergunta e suas respostas estão bloqueadas porque a questão está fora do tópico, mas tem um significado histórico. No momento, não está aceitando novas respostas ou interações. Faltam duas semanas para concluir meu primeiro curso de design de lógica...

fpga design vhdl verilog
11
Como truncar uma largura de bit de expressão no Verilog?

Considere uma expressão como: assign x = func(A) ^ func(B); onde a saída da função tem 32 bits de largura ex é um fio de 16 bits. Quero atribuir apenas os 16 bits mais baixos do xor resultante. Eu sei que o código acima já faz isso, mas também gera um aviso. A abordagem "óbvia" não...

verilog