Perguntas com a marcação «hdl»

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Quanto custa ter um ASIC personalizado?

Naveguei na Web de vários fabricantes de ASIC, mas não encontrei um número real. Suponho que haveria um custo fixo associado à criação de máscaras e outros, e então haverá um custo por unidade. Nota: que eu realmente não quero ter um ASIC, apenas estou

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VHDL: convertendo de um tipo INTEGER para um STD_LOGIC_VECTOR

Eu construí um contador mod-16, e o resultado da saída é um INTEGER (todos os exemplos que vi usados ​​INTEGER). Eu construí um decodificador de exibição hexadecimal para 7 segmentos e sua entrada é um STD_LOGIC_VECTOR (escrevi dessa maneira porque era fácil mapear a tabela verdade). Gostaria de...

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Como aprendo HDL

Eu tenho um curso de Design Digital neste semestre e adoro isso. Agora eu sei que a maior parte do trabalho em sistemas embarcados e design digital é feita primeiro em simuladores de computador e depois implementada usando hardwares. Então, eu queria saber como devo aprender sobre HDL. Eu tenho...

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RTL vs HDL? Qual é a diferença

Qual é a principal diferença entre RTL e HDL? Para ser sincero, procurei / pesquisei no Google, mas as pessoas estão divididas em suas opiniões. Lembro-me de alguém dizendo que HDL é a linguagem de computador usada para descrever um circuito digital e, quando sintetizável, é considerado...

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std_logic ou std_ulogic?

Parece que o mundo decidiu que std_logic(e std_logic_vector) é a maneira padrão de representar bits em VHDL. A alternativa seria std_ulogic, o que não está resolvido. Isso me surpreende porque, normalmente, você não está descrevendo um ônibus , então você não quer vários drivers e não precisa...

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VHDL que pode danificar o FPGA

Li em algum lugar que um código VHDL ruim pode levar a danos no FPGA. É possível danificar um FPGA com código VHDL? Que tipo de condições causaria isso e quais são os piores

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Por que as travas inferidas são ruins?

Meu compilador reclama de travas inferidas em meus loops combinatórios ( always @(*), no Verilog). Também me disseram que travas inferidas devem ser preferencialmente evitadas. O que exatamente há de errado com travas inferidas? Eles certamente tornam os loops combinatórios mais fáceis de...

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IDE VHDL para um ambiente GNU / linux

Eu tenho que estudar VHDL a partir de 0 e gostaria de ter uma opção que roda em um kernel Linux em vez de NT / Windows: alguma dica? Também posso realmente apreciar alguns bons links para bons recursos VHDL para iniciantes,

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Verificação de CPU suave

Atualmente, estou no processo de projetar uma CPU simples em VHDL usando o Xilinx ISE e ISIM. A parte do design está indo notavelmente bem, mas não consigo descobrir uma maneira de fazer a verificação de maneira consistente. No momento, tenho uma bancada de testes VHDL que atualizo para testar a...

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VHDL: números inteiros para síntese?

Estou um pouco confuso sobre se devo usar números inteiros em VHDL para sinais e portas de síntese, etc. Eu uso std_logic nas portas de nível superior, mas internamente eu estava usando números inteiros variados em todo o lugar. No entanto, deparei-me com algumas referências a pessoas dizendo que...

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Projeto para aprender VHDL

Sou estudante de EE e posso escrever [pelo menos simples] programas em mais idiomas do que os meus dedos. Acabei de começar a aprender VHDL e estava pensando em qual seria um bom projeto para realmente conhecer o idioma e as ferramentas relevantes? Estou tendo problemas para criar um, porque é um...