Eu sou novo no Verilog e gostaria de aprender como comparar dois números. Por exemplo, vamos comparar um parâmetro ou reg (digamos a) com o número 2 (2'b10). Como isso será escrito em
Alguém pode me dizer qual é a diferença entre RTL e código comportamental Verilog? Existe alguma demarcação clara entre os desenhos nesses dois
Estou programando um Altera Cyclone IV usando Verilog e Quartus II. No meu projeto, eu gostaria de usar as duas extremidades de um relógio para poder fazer a divisão do relógio por um fator ímpar, com um ciclo de trabalho de 50%. Aqui está um trecho do meu código: always @(posedge...
Fechadas. Esta questão está fora de tópico . No momento, não está aceitando respostas. Deseja melhorar esta pergunta? Atualize a pergunta para que ela esteja no tópico do Electrical Engineering Stack Exchange. Fechado há 5 anos . Existem muitos...
Existem ferramentas de síntese gratuitas ou de código aberto disponíveis que possam converter o Verilog RTL em uma netlist de gate genérica? (composto por genéricos NAND, NOR, XOR, D-flops / registradores, etc. Otimização não é necessária.). Se não for o idioma completo, que tal para um subconjunto...
Eu tenho um módulo parametrizado no verilog, onde os parâmetros são uma taxa de clock e uma taxa de atualização, que são usados para calcular quantos ciclos de inatividade são inseridos entre instâncias de uma operação repetida. No entanto, é muito fácil definir parâmetros que não podem ser...
Estou ciente de que empresas diferentes têm definições diferentes para os cargos, mas, em geral, "design lógico" é a mesma coisa que "design de circuito
Atualmente, estou envolvido em um projeto universitário para implementar um processador de um conjunto de instruções existente. A idéia é que até o final do projeto eu possa sintetizar esse design e executá-lo em um FPGA. Tudo está indo bem até agora, comecei a implementar o design no Verilog HDL...
Quero criar um esquema de uma hierarquia específica de módulos verilog mostrando quais blocos estão conectados a quais outros blocos. Muito parecido com a ferramenta Debussy / Verdi nschema de Novas / Springsoft , ou qualquer uma das várias ferramentas de EDA que fornecem um navegador de design...
Estou usando um PIC12F675 para um projeto e tudo funciona bem, exceto uma coisa. GP4 não funciona como E / S digital. Eu olhei muito as configurações e o código, mas não consegui encontrar nada. Config: #pragma config FOSC = INTRCCLK #pragma config WDTE = OFF #pragma config PWRTE = OFF #pragma...
Ao escrever o Verilog, uso uma variedade de "linters" que fornecerão erros e avisos. Estes são meu simulador (ModelSim), meu compilador (Quartus II) e um linter (Verilator). Juntos, tenho uma boa cobertura para armadilhas comuns, como diferenças de tamanho de ônibus e travas
Eu tenho um projeto que consome 34 das macrocélulas do Xilinx Coolrunner II. Percebi que havia um erro e o localizei para isso: assign rlever = RL[0] ? 3'b000 : RL[1] ? 3'b001 : RL[2] ? 3'b010 : RL[3] ? 3'b011 : RL[4] ? 3'b100 : RL[5] ? 3'b101 : RL[6] ? 3'b110 : 3'b111; assign llever =...
Eu sempre li que os atrasos declarados no código RTL nunca podem ser sintetizados. Eles são feitos apenas para fins de simulação e as ferramentas de síntese modernas apenas ignoram as declarações de atrasos no código. Por exemplo: x = #10 y;será considerado como x = y;pela ferramenta de...
Qual é a diferença entre >>e >>>no verilog / system verilog? Eu sei que ==testa apenas 1 e 0, enquanto ===testa 1, 0, X, Z. Então, como isso é semelhante ao operador de
A alwaysdeclaração Verilog , a saber always @(/* condition */) /* block of code */ executa o block of codequando conditionestá satisfeito. Como esse alwaysbloco é implementado no