Perguntas com a marcação «vhdl»

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Placa de desenvolvimento FPGA barata [fechada]

Fechadas. Esta questão está fora de tópico . No momento, não está aceitando respostas. Deseja melhorar esta pergunta? Atualize a pergunta para que ela esteja no tópico do Electrical Engineering Stack Exchange. Fechado há 4 anos . Quero começar com o FPGA,...

fpga vhdl jtag
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Design de firmware FPGA: Quão grande é muito grande?

Eu tenho uma transformação de processamento de sinal particularmente grande que precisa ser portada do matlab para o VHDL. Definitivamente requer algum tipo de compartilhamento de recursos. Um pouco de cálculo me deu o seguinte: 512 pés de 64 pontos 41210 operações de adição...

fpga vhdl xilinx
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recomendações de livros sobre FPGA [fechado]

Fechadas. Esta questão está fora de tópico . No momento, não está aceitando respostas. Deseja melhorar esta pergunta? Atualize a pergunta para que ela esteja no tópico do Electrical Engineering Stack Exchange. Fechado há 2 anos . que títulos de livros...

fpga books vhdl
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Como depurar sinais vermelhos no ModelSIM?

Eu tenho que projetar uma máquina de estado usando apenas portas NAND para a parte combinatória e chinelos D para a lógica seqüencial. Tudo deve funcionar com um relógio de 1ghz / 53. Agora, antes de me agredir com "não faremos o dever de casa por você", deixe-me dizer que acabei com tudo depois...

digital-logic vhdl modelsim
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VHDL: OR-ing bits de um vetor juntos

Eu quero OU os bits de um vetor juntos. Então, digamos que eu tenha um vetor chamado example(23 downto 0)e que eu queira OU todos os bits em outro vetor, existe alguma maneira de fazer isso que não envolva ir example(0) or example(1) or

vhdl
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Diferença entre declaração If-else e Case em VHDL

Eu quero entender como diferentes construções no código VHDL são sintetizadas em RTL. Alguém pode me dizer a diferença entre a construção If-Else e a instrução Case de um processo em VHDL em termos de como o código é inferido no circuito RTL pela ferramenta de síntese? Considere o caso de...

vhdl code-design rtl
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Existe um "Design Patterns" para RTL sintetizável?

Para o software, o livro Design Patterns é um conjunto de padrões para fazer coisas comuns em software e fornece aos profissionais de software uma terminologia comum para descrever alguns dos componentes que eles precisam criar. Existe um livro ou recurso desse tipo para RTL sintetizável ou RTL em...

vhdl verilog best-practice
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Projetos para iniciantes em um FPGA?

Bloqueado . Esta pergunta e suas respostas estão bloqueadas porque a questão está fora do tópico, mas tem um significado histórico. No momento, não está aceitando novas respostas ou interações. Faltam duas semanas para concluir meu primeiro curso de design de lógica...

fpga design vhdl verilog
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Exemplo de código para filtros FIR / IIR em VHDL?

Estou tentando começar com o DSP na minha placa Spartan-3. Fiz uma placa AC97 com um chip de uma placa-mãe antiga e, até agora, consegui fazer o ADC, multiplicar as amostras por um número <1 (diminuir o volume) e depois o DAC. Agora eu gostaria de fazer algumas coisas básicas de DSP, como um...

fpga vhdl dsp iir fir
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Você usa VHDL hoje em dia?

Sou estudante de engenharia elétrica e estou estudando a linguagem de descrição de hardware conhecida como VHDL. Eu procurei no Google procurando por um IDE (estou usando um Mac), mas essa linguagem parece bastante morta. Então, eis a minha pergunta: no meu futuro emprego como engenheiro elétrico,...

vhdl
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Quando é melhor usar representações de VETOR vs INTEIRO?

No tópico de comentário de uma resposta a esta pergunta: Saídas incorretas na entidade VHDL , foi afirmado: "Com números inteiros, você não tem controle ou acesso à representação lógica interna no FPGA, enquanto o SLV permite fazer truques como utilizar a cadeia de transporte com...

fpga vhdl
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FPGA: contagem regressiva ou regressiva?

Estou aprendendo a usar um FPGA (placa de desenvolvimento Papilio, que possui um xilinx spartan3e, usando vhdl). Preciso dividir um pulso recebido por um número (codificado). Eu posso ver três opções - aproximadamente, como pseudocódigo (usando 10 contagens como exemplo): Inicialize para 0, no...

fpga vhdl xilinx papilio
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Pipeline MD5 VHDL

Estou tentando implementar um pipeline MD5 de três estágios, de acordo com este link . Em particular, os algoritmos na página 31. Há também outro documento que descreve o encaminhamento de dados. Isso é feito em um FPGA (Terasic DE2-115). Não há esquemas neste projeto, apenas código VHDL. library...

fpga vhdl