Estou trabalhando em uma equipe que está desenvolvendo software de driver e desenvolvimento de FPGA. A simulação FPGA está sendo feita no Modelsim e o software do driver está escrito em C. Para minimizar o risco de integração, eu adoraria poder modelar a interação entre as duas metades do nosso...
Os FPGAs atuais construíram blocos DSP, os FPGAs mais recentes ainda construíram unidades de ponto flutuante compatíveis com IEEE-754. É possível criar uma entidade / módulo DSP usando uma GUI depois de selecionar os parâmetros necessários e instancia-lo no design. Quando precisamos fazer esse...
Atualmente, estou envolvido em um projeto universitário para implementar um processador de um conjunto de instruções existente. A idéia é que até o final do projeto eu possa sintetizar esse design e executá-lo em um FPGA. Tudo está indo bem até agora, comecei a implementar o design no Verilog HDL...
Estou ciente de que empresas diferentes têm definições diferentes para os cargos, mas, em geral, "design lógico" é a mesma coisa que "design de circuito
Eu tenho a seguinte função VHDL que multiplica uma matriz mxn fornecida apor um vetor nx1 b: function matrix_multiply_by_vector(a: integer_matrix; b: integer_vector; m: integer; n: integer) return integer_vector is variable c : integer_vector(m-1 downto 0) := (others => 0); begin for i in 0 to...
Estou projetando um teclado em VHDL. Tudo funciona bem quando apenas uma tecla é pressionada. Estou digitalizando cada coluna para pressionar uma tecla em uma máquina de estado e quando nenhuma tecla é pressionada, que é a condição que pin4pin6pin7pin2 = "0000"eu alterno para o próximo estado para...
fundo Este é um projeto pessoal; No que diz respeito à conexão de um FPGA a um N64, os valores de bytes recebidos pelo FPGA são enviados pelo UART ao meu computador. Na verdade, funciona muito bem! Infelizmente, em momentos aleatórios, o dispositivo falhará e depois se recuperará. Através da...
Conheço duas maneiras pelas quais uma variável VHDL é sintetizada pela ferramenta de síntese: Variável sintetizada como lógica combinacional Variável sintetizada como uma Trava involuntariamente (quando uma variável não inicializada é atribuída a um sinal ou outra variável) Quais são as outras...
Qual é a diferença entre usar: ENTITY MyDemo is PORT(X: IN STD_LOGIC; F: OUT STD_LOGIC ); END MyDemo; e ENTITY MyDemo is PORT(X: IN BIT; F: OUT BIT ); END MyDemo; Quais são as limitações do uso do BIT sobre STD_LOGIC e vice-versa? Eles são completamente capazes de intercambiar? Entendo...
Sou completamente novo no mundo dos FPGA e pensei em começar com um projeto muito simples: um decodificador de 4 bits e 7 segmentos. A primeira versão que escrevi puramente em VHDL (é basicamente uma única combinatória select, sem necessidade de relógios) e parece funcionar, mas eu também gostaria...
Quero projetar um bloco de lógica combinatória usando VHDL, mas, ocasionalmente, o resultado sintetizado contém uma trava não intencional. Quais diretrizes de codificação eu preciso seguir para evitar que o sintetizador deduza travas? Exemplo: no pequeno segmento de código, devo usar instruções...
Quero criar um esquema de uma hierarquia específica de módulos verilog mostrando quais blocos estão conectados a quais outros blocos. Muito parecido com a ferramenta Debussy / Verdi nschema de Novas / Springsoft , ou qualquer uma das várias ferramentas de EDA que fornecem um navegador de design...
Estou trabalhando para melhorar e limpar um projeto FPGA grande e já funcional que possui um barramento de dados de 64 bits. Uma das perguntas que surgiram é: "devemos fazer a transição de todos os nossos ônibus para o AXI4Lite / APB ou devemos deixá-los como estão?" Alguns são AXI4Lite e...
À primeira vista, você esperaria que o código fonte VHDL abaixo se comportasse como um registro de turno. Nesse q, com o tempo seria "UUUU0", "UUU00", "UU000", "U0000", "00000", .... mas, em vez disso, é sempre Udepois de cinco (ou mais) ciclos de relógio consecutivos. Por que é isso? Este...
Eu tenho uma placa Altera DE2 e tentando desenhar sprites. Estou com problemas para implementar um buffer de tela. Eu tenho uma entidade de exibição que a uma taxa de 25 MHZ gera pixels para exibição vga. Eu esperava implementar um buffer no SDRAM. A idéia original era carregar pixels no próximo...